可调占空比电路制造技术

本发明专利技术公开了一种可调占空比电路，所述可调占空比电路包括：鉴频器模块，所述鉴频器模块用于基于输入信号的频率和复位信号，输出触发信号；延迟模块，所述延迟模块具有长延迟路径和短延迟路径，用于响应所述触发信号，选择所述长延迟路径或所述短延迟路径，对所述输入信号进行延迟，输出初始时钟信号；时钟产生模块，所述时钟产生模块用于基于占空比控制信号，对所述初始时钟信号进行信号脉宽处理，输出预设占空比的目标时钟信号。应用本发明专利技术提供的技术方案，能够更加精确的控制时钟信号的占空比，提高数据传输的速度以及正确性。

【技术实现步骤摘要】
可调占空比电路
本专利技术涉及集成电路
，更具体的说，涉及一种可调占空比电路。
技术介绍
随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。电子设备需要通过可调占空比电路调节信号的占空比。以NANDFlash存储器设备为例，在NANDFlash存储器设备这种类型的应用中是以ONFI协议为标准，ONFI协议中规定信号工作时使用占空比校准的频率范围越来越宽，对信号占空比的要求也越来越严格。
技术实现思路
有鉴于此，本专利技术提供了一种可调占空比电路，能够更加精确的控制时钟信号的占空比，提高数据传输的速度以及正确性。为了实现上述目的，本专利技术提供如下技术方案：一种可调占空比电路，所述可调占空比电路包括：鉴频器模块，所述鉴频器模块用于基于输入信号的频率和复位信号，输出触发信号；延迟模块，所述延迟模块具有长延迟路径和短延迟路径，用于响应所述触发信号，选择所述长延迟路径或所述短延迟路径，对所述输入信号进行延迟，输出初始时钟信号；时钟产生模块，所述时钟产生模块用于基于占空比控制信号，对所述初始时钟信号进行信号脉宽处理，输出预设占空比的目标时钟信号。优选的，在上述的可调占空比电路中，所述延迟模块包括：X个第一延迟单元和一个第一伪延迟单元，X为大于1的正整数；该X个第一延迟单元依次为第1级第一延迟单元至第X级第一延迟单元；第1级第一延迟单元的输入端输入所述输入信号；第i-1级第一延迟单元的输出端连接第i级第一延迟单元的输入端，i为大于1，且不大于X的正整数；第1级第一延迟单元至第X级第一延迟单元的输出端分别与所述时钟产生模块连接；所述第一伪延迟单元的输入端与第X级第一延迟单元的输出端连接，所述第一伪延迟单元的输出端浮空。优选的，在上述的可调占空比电路中，所述第一延迟单元包括：第一多路选择器，具有两个输入端、一个触发端和一个输出端；所述触发端用于接入所述触发信号；所述第一延迟单元的输入端通过多个串联的第一缓冲器与所述第一多路选择器的一个输入端连接，所述第一延迟单元的输入端直接与所述第一多路选择器的另一个输入端连接；所述第一多路选择器的输出端为所述第一延迟单元的输出端。优选的，在上述的可调占空比电路中，所述第一延迟单元与所述第一伪延迟单元的电路结构相同。优选的，在上述的可调占空比电路中，X为奇数，每个所述第一延迟单元对应输出一个所述初始时钟信号；所述时钟产生模块包括：调整选择单元，用于基于第一控制码至第三控制码，对X个所述初始时钟信号进行信号脉宽处理，输出第一时钟信号和第二时钟信号；第二多路选择器，具有两个输入端、一个触发端和一个输出端；所述第二多路选择器的两个输入端分别输入所述第一时钟信号和所述第二时钟信号；所述第二多路选择器用于基于其触发端接入的第四控制码，选择通过其输出端输出所述第一时钟信号或所述第二时钟信号；匹配延迟线，所述匹配延迟线用于基于第x级第一延迟单元输出的初始时钟信号，输出边沿组合器的下降沿；x＝(X+1)/2；第一反向器，所述第一反向器用于基于所述第二多路选择器的输出信号，输出所述边沿组合器的上升沿；其中，所述边沿组合器基于所述匹配延迟线和所述第一反向器的输出信号，输出所述目标时钟信号；所述占空比控制信号包括第一控制码至第四控制码。优选的，在上述的可调占空比电路中，所述调整选择单元包括：2个第三反相器，分别为用于输出所述第一时钟信号的第1级第三反相器和输出所述第二时钟信号的第2级第三反相器；X个第二反相器，该X个第二反相器依次为第1级第二反相器至第X级第二反相器；第p级第二反相器的输入端连接第p级第一延迟单元的输出端，p为不大于X的正整数；X个开关元件，该X个开关元件依次为第1级开关元件至第X级开关元件；第p级开关元件的输入端连接第p级第二反相器的输出端；第1级开关元件至第x-1级开关元件的输出端均连接第1级第三反相器的输入端；第x级开关元件至第X级开关元件的输出端均连接第2级第三反相器。优选的，在上述的可调占空比电路中，所述调整选择单元还包括：X-1个第四反相器；第1级第二反相器至第x-1级第二反相器的输入端、以及第x+1级第二反相器至第X级第二反相器的输入端分别连接一个所述第四反相器的输入端，所述第四反相器的输出端均浮空。优选的，在上述的可调占空比电路中，所述边沿组合器包括：RS触发器，具有两个输入端和一个输出端，其输出端用于输出所述目标时钟信号；两个短脉冲产生器；一个所述短脉冲产生器的输入端连接所述匹配延迟线的输出端，其输出端连接所述RS触发器的一个输入端；另一个所述短脉冲产生器的输入端连接所述第一反向器的输出端，其输出端连接所述RS触发器的另一个输入端。优选的，在上述的可调占空比电路中，所述短脉冲产生器包括：PMOS、第一NMOS、第二NMOS和第五反相器；所述PMOS的源极连接电源，其栅极和第一NMOS的栅极连接，其漏极和第一NMOS的漏极连接；所述第五反相器的输入端连接所述PMOS的漏极，其输出端连接所述短脉冲产生器的输出端；所述短脉冲产生器的输入端与所述第一NMOS的栅极之间串联有多个第六反相器；所述短脉冲产生器的输入端直接与所述第二NMOS的栅极连接；所述第二NMOS的源极接地，其漏极和所述第一NMOS的源极连接。优选的，在上述的可调占空比电路中，所述鉴频器模块包括：二分之一分频器，用于对所述输入信号进行二分频，形成第一信号和第二信号；第二缓冲器，用于对所述第二信号进行缓冲处理；延迟触发子模块，用于基于所述复位信号、所述第一信号以及进行缓冲处理后的所述第二信号，输出多个第三信号；输出子模块，用于对所述第三信号进行逻辑处理，输出所述触发信号。优选的，在上述的可调占空比电路中，所述延迟触发子模块输出Y个所述第三信号，该Y个所述第三信号依次为第1级第三信号至第Y级第三信号，Y为大于1的正整数；所述延迟触发子模块包括：Y个第二延迟单元，该Y个第二延迟单元依次为第1级第二延迟单元至第Y级第二延迟单元，第1级第二延迟单元的输入端接入所述第一信号，第j级第二延迟单元的输出端连接第j+1级第二延迟单元的输入端，j为小于Y的正整数；Y个第一与门，所述第一与门具有三个输入端；该Y个第一与门依次为第1级第一与门至第Y级第一与门；第1级第一与门的一个输入端接电源，另外两个输入端分别连接所述第二缓冲器的输出端以及第1级第二延迟单元的输出端；第j级第一与门至第Y级第一与门中，第j+1级第一与门的一个输入端连接第j级第一与门的输出端，第j+1级第一与门的另外两个输入端分别连接所述第二缓冲器的输出端以及第j+1级第二延迟单元的输出端；Y个D触发器，该Y个D触发器依次为第1级D本文档来自技高网...

【技术保护点】
1.一种可调占空比电路，其特征在于，所述可调占空比电路包括：/n鉴频器模块，所述鉴频器模块用于基于输入信号的频率和复位信号，输出触发信号；/n延迟模块，所述延迟模块具有长延迟路径和短延迟路径，用于响应所述触发信号，选择所述长延迟路径或所述短延迟路径，对所述输入信号进行延迟，输出初始时钟信号；/n时钟产生模块，所述时钟产生模块用于基于占空比控制信号，对所述初始时钟信号进行信号脉宽处理，输出预设占空比的目标时钟信号。/n

【技术特征摘要】
1.一种可调占空比电路，其特征在于，所述可调占空比电路包括：
鉴频器模块，所述鉴频器模块用于基于输入信号的频率和复位信号，输出触发信号；
延迟模块，所述延迟模块具有长延迟路径和短延迟路径，用于响应所述触发信号，选择所述长延迟路径或所述短延迟路径，对所述输入信号进行延迟，输出初始时钟信号；
时钟产生模块，所述时钟产生模块用于基于占空比控制信号，对所述初始时钟信号进行信号脉宽处理，输出预设占空比的目标时钟信号。


2.根据权利要求1所述的可调占空比电路，其特征在于，所述延迟模块包括：X个第一延迟单元和一个第一伪延迟单元，X为大于1的正整数；该X个第一延迟单元依次为第1级第一延迟单元至第X级第一延迟单元；
第1级第一延迟单元的输入端输入所述输入信号；
第i-1级第一延迟单元的输出端连接第i级第一延迟单元的输入端，i为大于1，且不大于X的正整数；
第1级第一延迟单元至第X级第一延迟单元的输出端分别与所述时钟产生模块连接；
所述第一伪延迟单元的输入端与第X级第一延迟单元的输出端连接，所述第一伪延迟单元的输出端浮空。


3.根据权利要求2所述的可调占空比电路，其特征在于，所述第一延迟单元包括：
第一多路选择器，具有两个输入端、一个触发端和一个输出端；所述触发端用于接入所述触发信号；
所述第一延迟单元的输入端通过多个串联的第一缓冲器与所述第一多路选择器的一个输入端连接，所述第一延迟单元的输入端直接与所述第一多路选择器的另一个输入端连接；所述第一多路选择器的输出端为所述第一延迟单元的输出端。


4.根据权利要求3所述的可调占空比电路，其特征在于，所述第一延迟单元与所述第一伪延迟单元的电路结构相同。


5.根据权利要求2所述的可调占空比电路，其特征在于，X为奇数，每个所述第一延迟单元对应输出一个所述初始时钟信号；
所述时钟产生模块包括：
调整选择单元，用于基于第一控制码至第三控制码，对X个所述初始时钟信号进行信号脉宽处理，输出第一时钟信号和第二时钟信号；
第二多路选择器，具有两个输入端、一个触发端和一个输出端；所述第二多路选择器的两个输入端分别输入所述第一时钟信号和所述第二时钟信号；所述第二多路选择器用于基于其触发端接入的第四控制码，选择通过其输出端输出所述第一时钟信号或所述第二时钟信号；
匹配延迟线，所述匹配延迟线用于基于第x级第一延迟单元输出的初始时钟信号，输出边沿组合器的下降沿；x＝(X+1)/2；
第一反向器，所述第一反向器用于基于所述第二多路选择器的输出信号，输出所述边沿组合器的上升沿；
其中，所述边沿组合器基于所述匹配延迟线和所述第一反向器的输出信号，输出所述目标时钟信号；所述占空比控制信号包括第一控制码至第四控制码。


6.根据权利要求5所述的可调占空比电路，其特征在于，所述调整选择单元包括：
2个第三反相器，分别为用于输出所述第一时钟信号的第1级第三反相器和输出所述第二时钟信号的第2级第三反相器；
X个第二反相器，该X个第二反相器依次为第1级第二反相器至第X级第二反相器；第p级第二反相器的输入端连接第p级第一延迟单元的输出端，p为不大于X的正整数；
X个开关元件，该X个开关元件依次为第1级开关元件至第X级开关元件；第p级开关元件的输入端连接第p级第二反相器的输出端；第1级开关元件至第x-1级开关元件的输出端均连接第1级第三反相器的输入端；第x级开关元件至第X级开关元件的输出端均连接第2级第三反相器。


7.根据权利要求6所述的可调占空比电路，其特征在于，所述调整选择单元还包括：X-1个第四反相器；
第1级第二反相器至第x-1级...

【专利技术属性】
技术研发人员：海亚，刘飞，霍宗亮，叶甜春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11