存储器模块制造技术

本发明专利技术提供一种存储器模块，其目的在于提供一种高速且低成 本、能够确保存储器容量的扩充性的便于使用的信息系统装置。构成 包含信息处理装置、易失性存储器、非易失性存储器的信息处理系统。 使信息处理装置、易失性存储器、非易失性存储器串联连接，减少连 接信号数，由此既保证存储器容量的扩张性又谋求高速化。把非易失 性存储器的数据向易失性存储器传送时，进行纠错，谋求可靠性的提 高。把由多个芯片构成的信息处理系统作为各芯片相互层叠配置，通 过球网格阵列(BGA)和芯片间的焊接来进行布线，由此构成信息处 理系统和模块。

【技术实现步骤摘要】

本专利技术涉及包含非易失性存储器和信息处理装置的信息处理系统及存储器模块的控制方法。
技术介绍
以往，存在把闪速存储器(32M bit容量)和静态随机存取存储器(SRAM(4M bit容量))按叠层芯片的方式一体密封在FBGA(Finepitch Ball Grid Array)型封装中的复合型半导体存储器。闪速存储器和SRAM的地址输入端子和数据输入输出端子相对于FBGA型封装的输入输出电极共用。不过各自的控制端子分别独立(例如，参照非专利文献1)。此外，存在把闪速存储器(1GM bit容量)和动态随机存取存储器(DRAM(512M bit容量))按叠层芯片的方式一体密封在FBGA(Fine pitch Ball Grid Array)型封装中的复合型半导体存储器。闪速存储器和动态随机存取存储器的地址输入端子和数据输入输出端子以及各自的控制端子分别相对于FBGA型封装的输入输出电极独立(例如，参照非专利文献2)。此外，还存在把闪速存储器和DRAM芯片一体密封在引线框型封装中的复合型半导体存储器。该复合型半导体存储器中，闪速存储器和DRAM的地址输入端子、数据输入输出端子以及控制端子相对于封装的输入输出电极而共用化来进行输入输出(例如，参照专利文献1的图1和图15、专利文献2)。此外，还存在由作为主存储装置处理的闪速存储器、高速缓冲存储器、控制器及CPU构成的系统(例如，参照专利文献3的图1)。此外，还存在由闪速存储器、DRAM及传送控制电路构成的半导体存储器(例如，参照专利文献4的图2、专利文献5)。此外，存在连接多个同一种类的存储器的存储器模块(参照专利文献6、专利文献7)。“复合存储器(叠层CSP)闪速存储器+RAM数据单”，形名LRS1380，[online]，平成13年12月10日，夏普株式会社，[平成14年8月21日检索]，因特网<URLhttp://www.sharp.co.jp/products/device/flash/cmlist.html> “MCP数据单”，形名KBE00F005A-D411，[online]，平成17年6月，三星电子株式会社，[平成18年4月10日检索]，<URLhttp://www.samsung.com/Products/Semiconductor/common/product_list.aspx？family_cd＝MCP0> 日本特开平05-299616号公报[专利文献2]欧洲专利申请公开第0566306号说明书[专利文献3]日本特开平07-146820号公报[专利文献4]日本特开2001-5723号公报[专利文献5]日本特开2002-366429号公报[专利文献6]日本特开2002-7308号公报[专利文献7]日本特开2004-192616号公报
技术实现思路
本申请专利技术人在本申请之前，对移动电话及其中使用的处理器、闪速存储器、随机存取存储器构成的信息处理系统进行了研究。如图36所示，在移动电话中使用信息处理装置PRC、存储器模块MCM1和MCM2。信息处理装置PRC由中央运算装置CPU和SRAM控制器SRC、DRAM控制器DRC和NAND型闪速存储器控制器NDC构成。存储器模块MCM1由NOR型闪速存储器NORFLASH和SRAM构成。存储器模块MCM2由NAND型闪速存储器NANDFLASH和DRAM构成。信息处理装置PRC对存储器模块MCM1和MCM2进行存取，进行数据的读出和写入。接通电源后，信息处理装置PRC读出NOR型闪速存储器NORFLASH中存储的引导数据，起动自己。然后，信息处理装置PRC根据需要从NOR型闪速存储器NOR FLASH读出应用程序，由中央运算装置CPU执行。SRAM和DRAM作为工作存储器发挥作用，保存中央运算装置CPU中的计算结果。在NAND型闪速存储器NAND FLASH中主要存储音乐数据和动态图像数据，信息处理装置PRC根据需要从NAND型闪速存储器NAND FLASH向DRAM读出音乐数据和动态图像数据，进行音乐和动态图像的再现。近年，以移动电话为代表的便携设备的多功能化越来越进展，产生处理多种接口的必要。如图36所示，当前在CPU中，按不同的存储器件的每一个设有控制器，与存储器并联连接。移动电话所要处理的应用程序、数据、工作区伴随着移动电话中附带的功能(音乐和游戏之类的分发等)的增加而增大，这就需要更大存储容量的存储器。因此，这将导致连接CPU和存储器的信号布线数增多，印刷电路板成本增加、噪声增加、信号变形(skew)增加，无法应对移动电话的低成本化、高速化、小型化。因此，本专利技术的目的之一在于，提供一种便于使用的信息系统装置，能够使信息处理装置和存储器之间、存储器和存储器之间的信号布线数降低，并能以高速和低成本确保存储器容量的扩充性。示出本专利技术中代表性的装置如下。串联连接信息处理装置、动态随机存取存储器、NOR型闪速存储器、NAND型闪速存储器，将它们安装到一个密封体中，在密封体中设置用于进行与半导体芯片的布线的电极、用于进行密封体和密封体外部的连接的电极。这时，在从信息处理装置对各动态随机存取存储器、NOR型闪速存储器、NAND型闪速存储器的读出请求中包含请求目标的识别信息，进而也可以在数据的读出中包含传送目标的识别信息。可以按照读出次数，动态地确定对信息处理装置的各存储器之间的数据读出顺序。进而，也可以是，能够对读出次数编制程序。也可以是，在接通电源后，信息处理装置向串联连接的各存储器进行确定识别信息的控制。也可以是，与向存储器输入的读出请求的时间顺序无关，做成能够不等待时间迟的读出数据而发送时间早的读出数据的控制。也可以是，做成能独立进行接受各存储器的读出请求的电路和发送所读出的数据的电路的动作的控制。也可以是，做成能独立进行写入动作和读出动作的控制。也可以是，做成能够根据需要变更各存储器的时钟频率的控制。也可以是，所述信息处理装置从NAND型闪速存储器读出数据时，进行错误检测和纠正，在写入时，对没正确进行写入的不良地址进行替代处理。本专利技术的效果是，能够实现高速和低成本、能确保存储器容量的扩充性的便于使用的信息处理系统装置。附图说明图1是表示应用本专利技术的信息处理系统的结构的一个例子的结构图。图2是表示应用本专利技术的信息处理系统的地址变换的一个例子的说明图。图3是表示应用本专利技术的信息处理系统的电源接通时的动作一个例子的图。图4是表示构成应用本专利技术的信息处理系统的存储器结构的一个例子的图。图5是表示对于应用本专利技术的信息处理系统中发生的请求的动作的一个例子的流程图。图6是表示对于应用本专利技术的信息处理系统中的响应的动作的一个例子的流程图。图7是表示对于应用本专利技术的信息处理系统中的响应的动作的一个例子的流程图。图8是表示响应调度电路SCH的动作的流程图。图9是表示响应调度电路SCH的响应优先级的变更动作的一个例子的图。图10是表示应用本专利技术的信息处理系统的时钟控制动作的一个例子的流程图。图11是表示构成应用本专利技术的信息处理系统的存储器的存储器电路结构的一个例子的图。图12是表示构成应用本专利技术的信息处理系统的存储器结构的一个例子的图。图13是表示本文档来自技高网...

【技术保护点】
一种存储器模块，串联连接了包含第一存储器件和第二存储器件的多个存储器件，其特征在于：　　　　构成上述多个存储模块的各存储器件接收包含表示对上述多个存储器件中的哪个存储器件的请求的识别信息的请求，并在对上述请求进行响应时，包含上述存储器件的识别信息来进行输出。

【技术特征摘要】
2006.5.16 JP 135970/20061.一种存储器模块，串联连接了包含第一存储器件和第二存储器件的多个存储器件，其特征在于构成上述多个存储模块的各存储器件接收包含表示对上述多个存储器件中的哪个存储器件的请求的识别信息的请求，并在对上述请求进行响应时，包含上述存储器件的识别信息来进行输出。2.根据权利要求1所述的存储器模块，其特征在于上述第二存储器件连接在上述第一存储器件的后级；上述第一存储器件向上述第二存储器件发送上述请求中包含的上述识别信息，并且接收上述第二存储器件输出的响应中包含的上述识别信息。3.根据权利要求1所述的存储器模块，其特征在于上述多个存储器件分别具有关于上述请求的信号的输入输出电路；和关于对上述请求的响应的信号的输入输出电路。4.根据权利要求1所述的存储器模块，其特征在于上述多个存储器件分别具有用于关于上述请求的信号的时钟；和用于发送对上述请求的响应的信号的时钟。5.根据权利要求1所述的存储器模块，其特征在于上述响应按照响应的优先级来进行。6.根据权利要求5所述的存储器模块，其特征在于使上述响应的优先级动态地变化。7.根据权利要求6所述的存储器模块，其特征在于上述响应的优先级根据响应次数来进行变化。8.根据权利要求7所述的存储器模块，其特征在于上述响应的响应次数能编制程序。9.根据权利要求8所述的存储器模块，其特征在于在上述响应的响应次数中，能对与各存储器件对应的响应次数编制程序。10.根据权利要求1所述的存储器模块，其特征在于在关于上述请求的信号中包含地址信息、命令信息和存储器件识别信息，在对请求的响应的发送中包含信号数据信息和上述识别信息，它们分别被多路复用后进行收发。11.根据权利要求2所述的存储器模块，其特征在于在上述...

【专利技术属性】
技术研发人员：三浦誓士，薮彰，原口嘉典，
申请(专利权)人：三浦誓士，薮彰，原口嘉典，
类型：发明
国别省市：JP