一种屏蔽栅沟槽MOSFET的制造方法技术

本发明专利技术提供一种屏蔽栅沟槽MOSFET的制造方法，包括：提供一衬底，衬底中形成有若干第一沟槽和第二沟槽；形成第一介质层，第一介质层覆盖第一沟槽和第二沟槽的侧壁及底部，第一介质层的底部具有向外的凹陷部；通过HDP CVD工艺形成第二介质层，第二介质层覆盖第二沟槽的底部且填充凹陷部；以及在第一沟槽中形成电极及在第二沟槽中形成屏蔽栅。采用HDP CVD形成第二介质层覆盖第一沟槽及第二沟槽的底部且填充凹陷部，可消除底部的薄弱点，从而提高屏蔽栅沟槽MOSFET的击穿电压；而且可在不增加整体厚度情况下，提高屏蔽栅沟槽MOSFET的击穿电压，使其有利于屏蔽栅沟槽MOSFET的更微型化的制造。

【技术实现步骤摘要】
一种屏蔽栅沟槽MOSFET的制造方法
本专利技术涉及半导体集成电路制造
，特别涉及一种屏蔽栅沟槽MOSFET的制造方法。
技术介绍
屏蔽栅极沟槽结构因其具有电荷耦合效应，在传统沟槽MOSFET垂直耗尽基础上引入水平耗尽层，将器件电场由三角形分布改为近似矩形分布。在采用相同掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压，该结构因此得到广泛应用。为获得更高的击穿电压，业界往往通过在沟槽的内壁(包括侧壁和底部)，形成较厚的第一介质层以绝缘阻断。然而，由于硅晶体晶向的原因，在沟槽侧壁和底部相交处的硅原子密度较大，反应时氧气进入速率较慢，其第一介质层的形成速率低于其他位置，从而导致在相交处所形成的第二介质层向外形成凹陷部，也即是该处厚度较其他位置第二介质层更薄，该凹陷部因此成为易被电压击穿的薄弱处(弱点)，导致器件的击穿电压相对降低。不仅如此，凹陷部的存在致使通过加厚第一介质层以提高击穿电压的效果事倍功半，且目前器件日趋愈加往微型化发展，继续采用现有的方法显然不理想。所以需要一种更佳的提高屏蔽栅沟槽MOSFET击穿电压的制造方本文档来自技高网...

【技术保护点】
1.一种屏蔽栅沟槽MOSFET的制造方法，其特征在于，包括：/n提供一衬底，所述衬底中形成有若干第一沟槽和第二沟槽；/n形成第一介质层，所述第一介质层覆盖所述第一沟槽和所述第二沟槽的侧壁及底部，所述第一介质层的底部具有向外的凹陷部；/n通过HDP CVD工艺形成第二介质层，所述第二介质层覆盖所述第一沟槽和所述第二沟槽的底部且填充所述凹陷部；以及/n在所述第一沟槽中形成电极以及在所述第二沟槽中形成屏蔽栅。/n

【技术特征摘要】
1.一种屏蔽栅沟槽MOSFET的制造方法，其特征在于，包括：
提供一衬底，所述衬底中形成有若干第一沟槽和第二沟槽；
形成第一介质层，所述第一介质层覆盖所述第一沟槽和所述第二沟槽的侧壁及底部，所述第一介质层的底部具有向外的凹陷部；
通过HDPCVD工艺形成第二介质层，所述第二介质层覆盖所述第一沟槽和所述第二沟槽的底部且填充所述凹陷部；以及
在所述第一沟槽中形成电极以及在所述第二沟槽中形成屏蔽栅。


2.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述第一介质层和所述第二介质层的材质相同。


3.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述第二介质层的材质为氧化硅。


4.根据权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述HDPCVD工艺的淀积蚀刻比的范围为0.95～1.05。


5.根据权利要求4所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于，所述HDPCVD工艺采用甲硅烷和氧气作为反应气体，且所述甲硅烷的流量是所述氧气流...

【专利技术属性】
技术研发人员：陈成运，黄康荣，宁润涛，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：广东;44