静电放电保护装置制造方法及图纸

本发明专利技术公开了一种静电放电保护装置，包含第一掺杂区、硅控整流器、以及旁路单元。第一掺杂区耦接于第一节点，且用于作为硅控整流器与旁路单元的共同阳极。若第一节点的电流小于触发电流值，电流经由旁路单元放电，而若电流大于触发电流值，电流经由旁路单元与硅控整流器放电。放电。放电。

【技术实现步骤摘要】
静电放电保护装置


[0001]本专利技术有关一种静电放电保护装置，尤指一种包含硅控整流器的静电放电保护装置。

技术介绍

[0002]静电放电(Electrostatic Discharge，简称ESD)是两个带电物体由于接触、短路或电介质击穿所引起的现象。静电放电会让半导体装置受到过度的电性应力而产生永久性的损坏，所以半导体装置中通常设置有静电放电保护装置与放电路径以提升产品可靠度。
[0003]硅控整流器(Silicon Controlled Rectifier，简称SCR)同时具有布局面积小与静电放电保护能力优秀的优点，故硅控整流器常被应用于高密度芯片的静电放电保护装置之中。然而，硅控整流器容易被杂讯触发进入闩锁(Latch Up)状态而烧毁，因而有可靠度不足的问题。

技术实现思路

[0004]本专利技术提供一种静电放电保护装置，其包含第一掺杂区、硅控整流器、以及旁路单元。第一掺杂区耦接于第一节点，且用于作为硅控整流器与旁路单元的共同阳极。若第一节点的电流小于触发电流值，电流经由旁路单元放电，而若电流大于触发电流值，电流经由旁路单元与硅控整流器放电。
[0005]本专利技术另提供一种静电放电保护装置，其包含第一电流路径、第二电流路径、以及第三电流路径。第一电流路径包含第一P型掺杂区、N型阱、以及第二P型掺杂区。第一P型掺杂区与第二P型掺杂区形成于N型阱中。第二电流路径包含第一P型掺杂区、N型阱、衬底、以及P型阱。第三电流路径包含第一P型掺杂区、N型阱、P型阱、以及第一N型掺杂区。第一N型掺杂区形成于P型阱中。第一P型掺杂区耦接于第一节点。若第一节点的电流小于一触发电流值，电流经由第一电流路径放电，而若电流大于触发电流值，电流经由第一电流路径、第二电流路径、以及第三电流路径放电。
[0006]上述的静电放电保护装置具有高触发电流而不会被杂讯触发，具有高可靠度。
附图说明
[0007]图1为根据本专利技术一实施例的静电放电保护装置简化后的剖面示意图与等效电路示意图。
[0008]图2为依据本专利技术一实施例的静电放电保护装置简化后的电路布局图。
[0009]图3为依据本专利技术一实施例所绘示的静电放电保护电路的等效电路操作示意图。
[0010]图4为依据本专利技术一实施例所绘示的静电放电保护装置的特性曲线示意图。
[0011]【符号说明】
[0012]100：静电放电保护装置
[0013]101：衬底
[0014]102：第一阱
[0015]103：第二阱
[0016]110：第一掺杂区
[0017]120：第二掺杂区
[0018]130：第三掺杂区
[0019]140：硅控整流器
[0020]150：旁路元件
[0021]160：第四掺杂区
[0022]170：第五掺杂区
[0023]SF：结
[0024]T1、T3：PNP双极性晶体管
[0025]T2：NPN双极性晶体管
[0026]N1：第一节点
[0027]N2：第二节点
[0028]N3：第三节点
[0029]N4：第四节点
[0030]210：第一部分
[0031]220：第二部分
[0032]230：第三部分
[0033]240：第四部分
[0034]310：第一电流路径
[0035]320：第二电流路径
[0036]330：第三电流路径
[0037]410～450：曲线
具体实施方式
[0038]为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。在图式中，相同的标号表示相同或类似的元件或方法流程。
[0039]图1为根据本专利技术一实施例的静电放电保护装置100简化后的剖面示意图与等效电路示意图。静电放电保护装置100包含衬底101、第一阱102、第二阱103、第一掺杂区110、第二掺杂区120、第三掺杂区130。第一掺杂区110耦接于第一节点N1，其中第一节点N1可用于耦接静电放电保护装置100欲保护的内部电路。
[0040]在一实施例中，第一节点N1耦接于芯片的输入输出垫(I/O Pad)与内部电路之间。在另一实施例中，第一节点N1耦接于芯片的电源输入端与内部电路之间。
[0041]第一阱102与第二阱103形成于衬底101中，且第一阱102与第二阱103会和于结SF。在本实施例中，第一阱102为具有N型掺质的低压N型阱(LVNW)，第二阱103为具有P型掺质的低压P型阱(LVPW)。亦即，第一阱102与第二阱103具有相异电性的多数载流子(Majority Carrier)。
[0042]在本专利技术的某些实施例中，N型掺质可以是砷(As)及/或磷(P)，P型掺质可以是铝(Al)、硼(B)及/或镓(Ga)。衬底101可以由任何合适的P型半导体材料来实现。
[0043]第一掺杂区110和第二掺杂区120分别形成于第一阱102和第二阱103中。在本实施例中，第一掺杂区110为具有P型掺质的P+埋层(Buried Layer)，第二掺杂区120为具有N型掺质的N+埋层。第一掺杂区110、第二掺杂区120、衬底101、第一阱102、以及第二阱103形成静电放电保护装置100中的一寄生硅控整流器140。
[0044]详细而言，第一掺杂区110、第一阱102、以及衬底101形成硅控整流器140的PNP双极性晶体管(Bipolar Transistor)T1。第一阱102、第二阱103、以及第二掺杂区120形成硅控整流器140的NPN双极性晶体管T2。PNP双极性晶体管T1的基极耦接于NPN双极性晶体管T2的集电极，且PNP双极性晶体管T1的集电极耦接于NPN双极性晶体管T2的基极。因此，第一掺杂区110用于作为硅控整流器140的阳极，而第二掺杂区120用于作为硅控整流器140的阴极。
[0045]第三掺杂区130形成于第一阱102中，且第三掺杂区130为具有P型掺质的P+埋层。第一掺杂区110、第一阱102、以及第三掺杂区130形成静电放电保护装置100的一寄生旁路元件150。第一掺杂区110与该第三掺杂区130具有相同电性的多数载流子，例如是P型掺质。
[0046]详细而言，第一掺杂区110、第一阱102、以及第三掺杂区130形成旁路元件150的PNP双极性晶体管T3。PNP双极性晶体管T3的发射极耦接于PNP双极性晶体管T1的发射极。因此，第一掺杂区110也用于作为旁路元件150的阳极，而第三掺杂区130用于作为旁路元件150的阴极。
[0047]在一实施例中，第一掺杂区110在A-A＇方向上的宽度，小于或等于第三掺杂区130在A-A＇方向上的宽度。
[0048]静电放电保护装置100还包含第四掺杂区160和第五掺杂区170。在本实施例中，第四掺杂区160为具有N型掺质的N+埋层，第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电放电保护装置，包含：一硅控整流器；一旁路单元；以及一第一掺杂区，耦接于一第一节点，其中该第一掺杂区用于作为该硅控整流器与该旁路单元的一共同阳极；其中若该第一节点的一电流小于一触发电流值，该电流经由该旁路单元放电，而若该电流大于该触发电流值，该电流经由该旁路单元与该硅控整流器放电。2.根据权利要求1所述的静电放电保护装置，另包含：一第一阱，其中该第一掺杂区形成于该第一阱中；一第二阱，其中该第一阱与该第二阱汇合于一结；以及一第二掺杂区，形成于该第二阱中，用于作为该硅控整流器的一阴极。3.根据权利要求2所述的静电放电保护装置，另包含：一第三掺杂区，形成于该第一阱中，用于作为该旁路单元的一阴极。4.根据权利要求3所述的静电放电保护装置，其中第一掺杂区与该第三掺杂区具有相同电性的多数载流子。5.根据权利要求3所述的静电放电保护装置，其中该第一掺杂区于一第一方向上的一宽度，小于该第三掺杂区于该第一方向上的一宽度。6.根据权利要求3所述的静电放电保护装置，另包含：一第四掺杂区，形成于该第一阱中，且形成具有一中空区域的一矩形；其中该第一掺杂区与该第三掺杂区形成于该中空区域内。7.根据权利要求6所述的静电放电保护装置，其中该第四掺杂区包含...

【专利技术属性】
技术研发人员：陈哲宏，陈永初，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：