本发明专利技术提供一种CMOS辅助触发SCR结构的高压保护集成电路，属于集成电路的静电放电与浪涌防护领域。该高压保护集成电路包括嵌入式CMOS、SCR结构和金属线。本发明专利技术利用SCR的强ESD鲁棒性优点，通过在电路中嵌入MOS管结构，可实现快速响应和抗闩锁特性，并且，通过SCR与寄生三极管及MOS管并联导电，可达到较高的ESD电流泄放效率。此外，通过电路单元结构及版图设计优化，减少掩膜版数量，可在保证占用较小的芯片面积同时，兼顾较优的工艺兼容性及较低的制造成本。造成本。造成本。
【技术实现步骤摘要】
一种CMOS辅助触发SCR结构的高压保护集成电路
[0001]本专利技术属于集成电路的静电放电与浪涌防护领域，涉及一种静电浪涌防护电路单元，具体涉及一种CMOS辅助触发SCR结构高压保护集成电路，可用于提高IC片内静电防护和电子产品浪涌防护能力。
技术介绍
[0002]半导体工艺制程的不断进步极大地提高了芯片的集成度及相关电子产品的工作性能。然而，随着集成电路(IC)及电子产品体积的不断缩小，部分电学性能退化日益严重，尤其是集成电路及电子产品的可靠性问题、工艺波动问题以及功耗问题表现明显。在可靠性问题方面，静电放电(ESD)和电过应力或浪涌(EOS)现象是导致IC及电子产品电学性能退化严重的主要原因。相关统计结果表明，ESD/EOS导致IC及电子产品失效，在所有失效情况中所占的比例已达50％左右。特别是伴随功率半导体在电源管理、驱动及汽车电子行业的广泛应用，高压IC的ESD/EOS问题越来越受到重视。因为IC及电子产品恶劣的工作环境以及复杂工艺带来的多种寄生效应，会严重削弱传统ESD/EOS器件或电路单元的防护能力。所以，在保证高压IC及功率电子产品功能改进的同时，设计高效能与低成本的ESD/EOS防护电路单元，是提高IC及电子产品可靠性的重要研究方向。
[0003]当前，在传统高压IC的ESD/EOS防护设计过程中，常用大规模的栅接地N型场效应管(GGNMOS)实现片上ESD/EOS防护。但是，该方法存在一些弊端，诸如：占用芯片面积较大；叉指结构易产生电流分布不均匀问题，受电流热集聚效应影响，单位面积上电路的ESD鲁棒性较差；级联结构易使GGNMOS栅极承受电压过高，在电路单元还未开启或刚开启时，栅氧层已被击穿，导致电路单元过早失效，无法实现预期的防护功能等。近年来，SCR结构以其单位面积上ESD鲁棒性较强，节约芯片面积且工艺兼容性较好的优势受到高压ESD/EOS防护设计领域的广泛关注。然而，SCR的响应速度较慢，易闩锁以及漏电流较大的短板使其难以直接应用于高压集成电路的ESD/EOS防护领域。本专利技术实例提供了一种CMOS辅助触发SCR结构双向高压保护集成电路，通过特殊版图与物理电学结构设计，将多种不同物理结构的电学单元进行优化复合及进行特殊金属布线设计，可实现高压IC及电子产品的ESD/EOS高效防护。
[0004]本专利技术提出的CMOS辅助触发SCR结构的高压保护集成电路具有响应速度快，较好的抗闩锁能力和ESD鲁棒性能力强的特点。本专利技术通过在电路中嵌入关态的GGNMOS与开态的P型场效应管(PMOS)，形成CMOS辅助触发SCR结构，可提高SCR在ESD事件发生时的响应速度，在不增加芯片面积的情况下，既提高了电路的ESD/EOS防护性能，又降低了电路的寄生效应，可满足高速IC及电子产品的快开启低结电容等需求。
技术实现思路
[0005]针对传统高压ESD/EOS防护方案中响应速度慢、易闩锁以及单位面积ESD鲁棒性较差等问题，本专利技术提出了一种CMOS辅助触发SCR结构的高压保护集成电路。本专利技术利用SCR的强ESD鲁棒性优点，通过在电路中嵌入MOS管结构，可实现快速响应和抗闩锁特性，并且，
通过SCR与寄生三极管及MOS管并联导电，可达到较高的ESD电流泄放效率。此外，通过电路单元结构及版图设计优化，减少掩膜版数量，可在保证占用较小的芯片面积同时，兼顾较优的工艺兼容性及较低的制造成本。
[0006]本专利技术通过以下技术方案实现：
[0007]一种CMOS辅助触发SCR结构的高压保护集成电路，该电路包括嵌入式CMOS、SCR结构和金属线，所述高压保护集成电路包括P衬底、第一N阱、P阱、第二N阱、第一N+注入区、第一P+注入区、第二N+注入区、第一多晶硅栅、第一薄栅氧化层、第二P+注入区、第三N+注入区、第二多晶硅栅、第二薄栅氧化层、第三P+注入区及第四N+注入区；
[0008]其中，在P衬底上表面区域的从左至右依次设有第一N阱、P阱、第二N阱，P阱的左侧边缘与第一N阱的右侧边缘相连，P阱的右侧边缘与第二N阱的左侧边缘相连；
[0009]沿长度方向，在第一N阱的表面区域从左至右依次设有第一N+注入区、第一P+注入区；
[0010]在P阱的表面区域，设有第一多晶硅栅及被其覆盖的第一薄栅氧化层；
[0011]第二N+注入区横跨在第一N阱与P阱之间的表面区域，第二N+注入区左侧边缘与第一P+注入区右侧边缘之间设有一间距，第二N+注入区右侧边缘与第一多晶硅栅以及被其覆盖的第一薄栅氧化层左侧边缘相连；
[0012]在第二N阱的表面区域，从左至右依次设有第二多晶硅栅以及被其覆盖的第二薄栅氧化层、第三P+注入区、第四N+注入区；
[0013]在第一多晶硅栅以及被其覆盖的第一薄栅氧化层与第二多晶硅栅以及被其覆盖的第二薄栅氧化层之间的表面区域，第二P+注入区、第三N+注入区均沿电路单元宽度方向对齐排列，第二P+注入区和第三N+注入区均横跨在P阱与第二N阱之间的表面区域，第二P+注入区和第三N+注入区的左侧边缘均与第一多晶硅栅及被其覆盖的第一薄栅氧化层的右侧边缘相连，第二P+注入区和第三N+注入区的右侧边缘均与第二多晶硅栅及被其覆盖的第二薄栅氧化层的左侧边缘相连；
[0014]所述金属线用于连接所述高压保护集成电路的不同电路单元，并从金属线中引出两个电极作为所述高压保护集成电路的两个电学应力端口。其中，第一N+注入区与第一金属1相连，第一P+注入区与第二金属1相连，第一多晶硅栅与第三金属1相连，第二P+注入区与第四金属1相连，第三N+注入区与第五金属1相连，第二多晶硅栅与第六金属1相连，第三P+注入区与第七金属1相连，第四N+注入区与第八金属1相连；
[0015]第一金属1、第二金属1均与第一金属2相连，第三金属1、第四金属1、第五金属1、第六金属1均与第二金属2相连；第七金属1、第八金属1均与第三金属2相连；
[0016]从第一金属2引出第一电极，用作所述高压保护集成电路的第一电学应力端，从第三金属2引出第二电极，用作所述高压保护集成电路的第二电学应力端。
[0017]本专利技术的有益技术效果为：
[0018]1.本专利技术中，由第二N+注入区、第一多晶硅栅及被其覆盖的第一薄栅氧化层、第三N+注入区、第二P+注入区、P阱和第三P+注入区构成一对CMOS管，可用于辅助所述高压保护集成电路，提高开启速度，降低触发电压，并增强电压钳制能力。
[0019]2.本专利技术中，可去除第二P+注入区上的第四金属1，由第二N+注入区、P阱和第三N+注入区构成的NPN三极管，可增强所述高压保护集成电路的电流分流能力，增强电路的ESD/
EOS鲁棒性；由第二P+注入区、第二N阱和第三P+注入区构成的PNP三极管，可增强所述高压保护集成电路的电压拑位能力，降低所述高压保护集成电路的闩锁风险。
[0020]3.本专利技术中，原专利技术及有益技术效果2中所述高压集成电路均可通过在所述P衬底上表面区域增加场氧隔离区域，以削弱所述高压保护集成电路的级联后的寄生本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种CMOS辅助触发SCR结构的高压保护集成电路，其特征在于：所述高压保护集成电路电路包括P衬底(100)、第一N阱(101)、P阱(102)、第二N阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第一多晶硅栅(107)、第一薄栅氧化层(108)、第二P+注入区(109)、第三N+注入区(110)、第二多晶硅栅(111)、第二薄栅氧化层(112)、第三P+注入区(113)及第四N+注入区(114)；在P衬底(100)的表面区域，从左至右依次设有第一N阱(101)、P阱(102)、第二N阱(103)，P阱(102)的左侧边缘与第一N阱(101)的右侧边缘相连，P阱(102)的右侧边缘与第二N阱(103)的左侧边缘相连；沿长度方向，在第一N阱(101)的表面区域从左至右依次设有第一N+注入区(104)、第一P+注入区(105)；在P阱(102)的表面区域，设有第一多晶硅栅(107)及被其覆盖的第一薄栅氧化层(108)；第二N+注入区(106)横跨在第一N阱(101)与P阱(102)之间的表面区域，第二N+注入区(106)左侧边缘与第一P+注入区(105)右侧边缘之间设有一间距，第二N+注入区(106)右侧边缘与第一多晶硅栅(107)以及被其覆盖的第一薄栅氧化层(108)左侧边缘相连；在第二N阱(103)的表面区域，从左至右依次设有第二多晶硅栅(111)以及被其覆盖的第二薄栅氧化层(112)、第三P+注入区(113)、第四N+注入区(114)；在第一多晶硅栅(107)以及被其覆盖的第一薄栅氧化层(108)与第二多晶硅栅(111)以及被其覆盖的第二薄栅氧化层(112)之间的表面区域，第二P+注入区(109)、第三N+注入区(110)均沿电路单元宽度方向对齐排列，第二P+注入区(109)、第三N+注入区(110)均横跨在P阱(102)与第二N阱(103)之间的表面区域，第二P+注入区(109)、第三N+注入区(110)的左侧边缘均与第一多晶硅栅(107)及被其覆盖的第一薄栅氧化层(108)的右侧边缘相连，第二P+注入区(109)、第三N+注入区(110)的右侧边缘均与第二多晶硅栅(111)及被其覆盖的第二薄栅氧化层(112)的左侧边缘相连；所述金属线用于连接所述高压保护集成电路的不同电路单元，并从金属线中引出两个电极作为所述高压保护集成电路的两个电学应力端口。2.根据权利要求1所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征在于，第一N+注入区(104)与第一金属1(201)相连，第一P+注入区(105)与第二金属1(202)相连，第一多晶硅栅(107)与第三金属1(203)相连，第二P+注入区(109)与第四金属1(204)相连，第三N+注入区(110)与第五金属1(205)相连，第二多晶硅栅(111)与第六金属1(206)相连，第三P+注入区(113)与第七金属1(207)相连，第四N+注入区(114)与第八金属1(208)相连；第一金属1(201)、第二金属1(202)均与第一金属2(211)相连，第三金属1(203)、第四金属1(204)、第五金属1(205...
【专利技术属性】
技术研发人员：梁海莲，冯希昆，顾晓峰，
申请(专利权)人：江南大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。