半导体器件制造技术

一种半导体器件包括触发器单元。该触发器单元形成在半导体衬底上，包括触发器电路，并且包括扫描多路复用器电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路。扫描多路复用器电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个包括基于输入一起输出该电路的结果信号的多个有源器件，是触发器电路的子电路，并且当从平面图观看时占据触发器电路的连续边界区域。当从平面图观看时，所述子电路中的至少第一子电路和第二子电路在第一重叠区域中重叠，第一重叠区域包括用于第一子电路的第一连续边界区域的部分和用于第二子电路的第二连续边界区域的部分。分。分。

【技术实现步骤摘要】
半导体器件


[0001]本公开涉及半导体器件，具体地，涉及包括场效应晶体管的半导体器件。

技术介绍

[0002]由于其小尺寸、多功能和/或低成本的特性，半导体器件正被视为电子工业中的重要元件。半导体器件可以分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储元件和逻辑元件两者的混合半导体器件。随着电子工业的发展，对具有改善的特性的半导体器件的需求不断增长。例如，对具有高可靠性、高性能和/或多功能的半导体器件的需求不断增长。为了满足这种需求，半导体器件的复杂性和/或集成密度被提高。

技术实现思路

[0003]专利技术构思的一实施方式提供了一种半导体器件，其中提供了具有改善的电特性的逻辑器件，诸如触发器(flip flop)。
[0004]根据一些方面，一种半导体器件包括触发器单元。该触发器单元形成在半导体衬底上，包括触发器电路，并包括各种电路。当从平面图观看时，扫描多路复用器(MUX)电路形成在触发器单元的第一连续边界区域中。当从平面图观看时，主锁存器电路形成在触发器单元的第二连续边界区域中，该主锁存器电路形成为在平面长度方向上与扫描MUX电路相邻。当从平面图观看时，时钟驱动器电路形成在触发器单元的第三连续边界区域中，该第三连续边界区域与第一连续边界区域在第一重叠区域中部分地重叠，使得扫描MUX电路的在第一重叠区域中的第一部分与时钟驱动器电路的在第一重叠区域中的第一部分重叠，并且扫描MUX电路的第二部分在平面高度方向上与时钟驱动器电路的第二部分隔着第一重叠区域相邻。当从平面图观看时，输出电路形成在触发器单元的第四连续边界区域中。触发器单元还包括从锁存器电路。扫描MUX电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个包括基于输入一起输出该电路的结果信号的多个有源器件，并且是触发器电路的子电路。
[0005]根据一些方面，一种半导体器件包括触发器单元。触发器单元形成在半导体衬底上，包括触发器电路，并包括扫描MUX电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路。扫描MUX电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个包括基于输入一起输出该电路的结果信号的多个有源器件，是触发器电路的子电路，并且当从平面图观看时，占据触发器电路的连续边界区域。当从平面图观看时，所述子电路中的至少第一子电路和第二子电路在第一重叠区域中重叠，第一重叠区域包括用于第一子电路的第一连续边界区域的部分和用于第二子电路的第二连续边界区域的部分。
[0006]根据一些方面，一种半导体器件包括触发器单元，该触发器单元形成在半导体衬底上并包括触发器电路。触发器单元包括：扫描MUX电路，其包括一起输出扫描MUX信号的多个有源器件；主锁存器电路，其包括一起输出第一锁存器信号的多个有源器件；从锁存器电
路，其包括一起输出第二锁存器信号的多个有源器件；时钟驱动器电路，其包括一起输出时钟驱动器信号的多个有源器件；以及输出电路，其包括一起输出触发器电路的输出信号的多个有源器件。扫描MUX电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个形成相应的子电路。当从平面图观看时，扫描MUX电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个占据触发器电路的相应边界区域。当从平面图观看时，用于所述子电路中的第一子电路的第一相应边界区域与用于所述子电路中的第二子电路的第二相应边界区域重叠。
附图说明
[0007]从以下结合附图进行的简要描述，示例实施方式将被更清楚地理解。附图表示如这里描述的非限制性的示例实施方式。
[0008]图1是示出根据专利技术构思的一实施方式的半导体器件的逻辑区域的平面图。
[0009]图2是示出根据专利技术构思的一实施方式的半导体器件的触发器电路的逻辑电路图。
[0010]图3是示出根据专利技术构思的一实施方式的半导体器件的触发器单元的平面图。
[0011]图4是示出构成图3的触发器单元的多个块的平面图。
[0012]图5是示出构成图4的触发器单元的多个块的平面图。
[0013]图6A至图6D是分别沿着图3的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
[0014]图7A至图7D是分别沿着图3的线A-A'、B-B'、C-C'和D-D'截取的剖视图，以示出根据专利技术构思的一实施方式的半导体器件。
[0015]图8是示出根据专利技术构思的一实施方式的半导体器件的触发器电路的逻辑电路图。
[0016]图9是示出根据专利技术构思的一实施方式的构成半导体器件的触发器单元的多个块的平面图。
[0017]图10是示出构成图9的触发器单元的多个块的平面图。
[0018]图11是沿着图3的线A-A'截取的剖视图，以示出根据专利技术构思的一实施方式的半导体器件。
[0019]图12A和图12B是沿着图3的线A-A'和B-B'截取的剖视图，以示出根据专利技术构思的另一些实施方式的半导体器件。
[0020]图13A和图13B是沿着图3的线A-A'和B-B'截取的剖视图，以示出根据专利技术构思的另一些实施方式的半导体器件。
[0021]图14A至图14C是放大平面图，每个放大平面图示出根据专利技术构思的一实施方式的半导体器件的一部分(例如图3的
‘
M
’
)。
[0022]图15、图16和图17是平面图，每个平面图示出根据专利技术构思的一实施方式的构成触发器单元的多个块。
[0023]应当注意，这些附图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些附图没有按比例绘制，并且可能没有精确地反映任何给定实施方式的精确结构或性能特征，并且不应被解释为限制由示例实施方式所涵盖的值或特性的范围。例如，为了清楚起见，可以缩小或放大分子、层、区域
和/或结构元件的相对厚度和位置。在各个附图中的相似或相同的附图标记的使用旨在表示相似或相同的元件或特征的存在。
具体实施方式
[0024]图1是示出根据专利技术构思的一实施方式的半导体器件的逻辑区域的平面图。如这里使用的，半导体器件可以指的是例如以下的器件，诸如半导体芯片(例如形成在管芯上的存储芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装衬底上的一个或更多个半导体芯片的半导体封装、或者包括多个封装的层叠封装器件。这些器件可以使用球栅阵列、引线接合、贯穿衬底通路或其它电连接元件形成，并且可以包括存储器件，诸如易失性存储器件或非易失性存储器件。半导体封装可以包括封装衬底、一个或更多个半导体芯片以及形成在封装衬底上并覆盖半导体芯片的密封剂(encapsulant)。在一个实施方式中，这里描述的触发器单元被包括在诸如应用处理器的逻辑芯片中。
[0025]参照图1，多个触发器单元FF1-FF4可以提供在衬底100的逻辑区域上。触发器单元FF1-FF4可以二维地布置在衬底100的逻辑区域上。触发器单元FF1-FF4本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，该半导体器件包括触发器单元，所述触发器单元形成在半导体衬底上并包括触发器电路，所述触发器单元包括：扫描多路复用器电路，当从平面图观看时，所述扫描多路复用器电路形成在所述触发器单元的第一连续边界区域中；主锁存器电路，当从平面图观看时，所述主锁存器电路形成在所述触发器单元的第二连续边界区域中，所述主锁存器电路形成为在平面长度方向上与所述扫描多路复用器电路相邻；时钟驱动器电路，当从平面图观看时，所述时钟驱动器电路形成在所述触发器单元的第三连续边界区域中，所述第三连续边界区域与所述第一连续边界区域在第一重叠区域中部分地重叠，使得所述扫描多路复用器电路的在所述第一重叠区域中的第一部分与所述时钟驱动器电路的在所述第一重叠区域中的第一部分重叠，并且所述扫描多路复用器电路的第二部分在平面高度方向上与所述时钟驱动器电路的第二部分隔着所述第一重叠区域相邻；输出电路，当从平面图观看时，所述输出电路形成在所述触发器单元的第四连续边界区域中；以及从锁存器电路，其中所述扫描多路复用器电路、所述主锁存器电路、所述从锁存器电路、所述时钟驱动器电路和所述输出电路中的每个：包括多个有源器件，其基于输入一起输出该电路的结果信号，以及是所述触发器电路的子电路。2.根据权利要求1所述的半导体器件，其中：所述扫描多路复用器电路的所述第一部分和所述时钟驱动器电路的所述第一部分共用设置在所述第一重叠区域中的电源线。3.根据权利要求1所述的半导体器件，其中：在第二重叠区域中，所述第四连续边界区域的部分与包括所述从锁存器电路的至少部分的第五连续边界区域的部分重叠；以及所述输出电路和所述从锁存器电路共用所述第二重叠区域中的源极/漏极区域。4.根据权利要求3所述的半导体器件，其中：所述第五连续边界区域仅包括所述从锁存器电路的部分，所述从锁存器电路的其余部分形成在沿所述平面长度方向与所述第五连续边界区域分隔开的第六连续边界区域中。5.一种包括触发器单元的半导体器件，所述触发器单元形成在半导体衬底上并且包括触发器电路，所述触发器单元包括：扫描多路复用器电路；主锁存器电路；从锁存器电路；时钟驱动器电路；以及输出电路，其中所述扫描多路复用器电路、所述主锁存器电路、所述从锁存器电路、所述时钟驱动器电路和所述输出电路中的每个：
包括多个有源器件，其基于输入一起输出该电路的结果信号，是所述触发器电路的子电路，以及当从平面图观看时，占据所述触发器电路的连续边界区域，以及其中当从平面图观看时，所述子电路中的至少第一子电路和第二子电路在第一重叠区域中重叠，所述第一重叠区域包括用于所述第一子电路的第一连续边界区域的部分和用于所述第二子电路的第二连续边界区域的部分。6.根据权利要求5所述的半导体器件，还包括：第一有源器件，其是所述第一子电路的部分并且是所述第二子电路的部分，并且位于所述第一重叠区域中。7.根据权利要求6所述的半导体器件，其中：所述第一有源器件是晶体管，所述晶体管包括由所述第一子电路和所述第二子电路共用的源极/漏极区域。8.根据权利要求6所述的半导体器件，其中：所述第一子电路是所述输出电路，所述第二子电路是所述从锁存器电路。9.根据权利要求5所述的半导体器件，其中：所述第二子电路包括第三连续边界区域，一起输出所述第二子电路的结果信号的所述多个有源器件中的第一组位于所述第二连续边界区域中，一起输出所述第二子电路的结果信号的所述多个有源器件的其余部分位于所述第三连续边界区域中，以及所述触发器电路的第三子电路的至少部分位于所述第二连续边界区域和所述第三连续边界区域之间的第四连续边界区域中。10.根据权利要求9所述的半导体器件，其中：所述第二子电路是所述从锁存器电路；以及所述第三子电路是所述时钟驱动器电路。11.根据权利要求10所述的半导体器件，其中：所述第一子电路是所...

【专利技术属性】
技术研发人员：金珍泰，姜秉坤，金昌汎，金夏永，赵庸恩，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：