一种半导体器件及其制造方法、集成电路、电子设备技术

本发明专利技术提供了一种半导体器件及其制造方法、集成电路、电子设备。半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极以及漏极等。纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。该集成电路包括本发明专利技术的半导体器件，电子设备包括本发明专利技术的半导体器件或集成电路。本发明专利技术能提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明专利技术提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。等优点。等优点。

【技术实现步骤摘要】
一种半导体器件及其制造方法、集成电路、电子设备


[0001]本专利技术涉及半导体器件
，更为具体来说，本专利技术能够提供一种半导体器件及其制造方法、集成电路、电子设备。

技术介绍

[0002]目前，半导体器件一直在朝向小型化和集成化发展，这对于半导体器件的性能要求也越来越高。以半导体晶体管为例，常规晶体管往往会出现开态电流不足、漏电流高等问题，使器件的功耗增加，而且这些问题会随着器件的集成化程度的增加而更为严重。
[0003]因此，亟待需要提供一种开态电流更高、漏电流更低的半导体晶体管，从而满足实际产品的需要。

技术实现思路

[0004]为解决现有半导体器件存在的一个或多个问题，本专利技术能够提供一种半导体器件及其制造方法、集成电路、电子设备。
[0005]为实现上述技术目的，本专利技术能够提供一种半导体器件。该半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极及漏极等。其中，纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。
[0006]进一步地，该半导体器件还包括栅介质层。该栅介质层环绕设置于所述纳米线沟道周围，栅介质层处于金属栅与纳米线沟道之间。
[0007]进一步地，该半导体器件还包括铁电层。铁电层环绕设置于纳米线沟道周围，铁电层处于金属栅与栅介质层之间。
[0008]进一步地，该半导体器件还包括隔离层。隔离层形成于半导体衬底上；隔离层分布于金属栅与半导体衬底之间、第二外延部与半导体衬底之间、栅极与源极之间、栅极与漏极之间、源极与漏极之间及相邻的源极之间。
[0009]进一步地，该半导体器件还包括金属硅化物层。金属硅化物层形成于源极与第二外延部之间，和/或形成于漏极与半导体衬底之间。
[0010]进一步地，铁电层厚度为1nm～20nm，栅介质层厚度为0.5nm～20nm，金属插层厚度为1nm～20nm。
[0011]为实现上述技术目的，本专利技术可提供一种集成电路，该集成电路包括但不限于本专利技术任一实施例中的半导体器件。
[0012]为实现上述技术目的，本专利技术还能够提供一种电子设备，该电子设备可包括但不限于本专利技术任一实施例中的半导体器件或本专利技术任一实施例中的集成电路。
[0013]进一步地，该电子设备例如可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源中的至少一种。
[0014]为实现上述技术目的，本专利技术还能提供一种半导体器件的制造方法。该制造方法可包括但不限于如下的至少一个步骤。提供半导体衬底，在该半导体衬底上形成纳米线沟道。在纳米线沟道上形成第一外延部，在第一外延部周围形成第二外延部。在纳米线沟道周围形成金属栅，在第一外延部与第二外延部之间形成金属插层。形成栅极、源极及漏极，并使栅极与金属栅连接、使源极与第二外延部连接以及使漏极与半导体衬底连接。
[0015]进一步地，该方法还包括在纳米线沟道与金属栅之间依次形成栅介质层和铁电层。
[0016]进一步地，在半导体衬底上形成纳米线沟道包括：在半导体衬底上依次形成沟道层和外延层，在外延层上形成硬掩模，基于硬掩模刻蚀外延层、沟道层及半导体衬底，选择性刻蚀沟道层，以形成纳米线沟道。
[0017]进一步地，通过如下方式形成第一外延部和第二外延部：形成纳米线沟道后沉积隔离层后回刻，以露出纳米线沟道。沉积虚设栅极层后回刻，虚设栅极层与硬掩模材质相同，以露出外延层侧壁。在外延层侧壁依次形成第一源外层和第二源外层。再次沉积隔离层，进行化学机械平坦化至形成外延层、第一源外层及第二源外层组成的环状结构。以环状结构中的外延层作为第一外延部，以环状结构中的第二源外层作为第二外延部。
[0018]进一步地，在第一外延部与第二外延部之间形成金属插层包括：形成第一外延部和第二外延部后刻蚀掉第一源外层，以形成环状凹槽。向环状凹槽内沉积金属，以形成环状的金属插层。
[0019]进一步地，在纳米线沟道周围形成金属栅包括：形成第一源外层和第二源外层后去掉虚设栅极层，以露出纳米线沟道和隔离层。形成金属层，刻蚀金属层，并露出隔离层。再次沉积隔离层，通过化学机械平坦化去掉第二源外层上方的金属。去掉第二源外层旁侧的金属，以形成处于第二源外层下方的金属栅。
[0020]进一步地，形成栅介质层和铁电层包括：去掉虚设栅极层后、形成金属层前，沉积电介质材料和铁电材料。刻蚀金属层后刻蚀电介质材料层和铁电材料层，以露出隔离层。去掉第二源外层旁侧的金属后去掉第二源外层旁侧的电介质材料层和铁电材料层，以形成栅介质层和铁电层。
[0021]进一步地，形成栅极、源极及漏极包括：形成环状的金属插层后再次沉积隔离层，在第二外延层上方的隔离层中形成第一接触孔，在隔离层中形成露出半导体衬底的第二接触孔。在金属栅上方的隔离层中形成第三接触孔，沉积金属后进行化学机械平坦化处理，以在第三接触孔内形成栅极、在第一接触孔内形成源极及在第二接触孔内形成漏极。
[0022]进一步地，形成第二接触孔后且形成第三接触孔前，在第一接触孔孔底和第二接触孔孔底形成金属硅化物层。
[0023]进一步地，选择性刻蚀沟道层前还包括：刻蚀半导体衬底上的有源区。
[0024]进一步地，在外延层侧壁依次形成第一源外层和第二源外层前还包括：刻蚀外延层，以减小外延层尺寸。
[0025]本专利技术的有益效果为：本专利技术能够提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本专利技术提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。
[0026]本专利技术能够利用冷源结构降低输运因子且利用负电容效应降低体电荷因子，进而能基于低输运因子和低体电荷因子使器件的亚阈值特性更佳，获得更为陡峭的亚阈值摆幅
和更高的开关电流比，以有效解决现有技术存在的至少一个问题，本专利技术适用范围较广。
附图说明
[0027]图1、图2示出了在半导体衬底上形成沟道层和外延层后的半导体器件立体和截面结构示意图。
[0028]图3、图4示出了在外延层上形成硬掩模的半导体器件立体和截面结构示意图。
[0029]图5、图6示出了基于硬掩模刻蚀外延层、沟道层及半导体衬底的半导体器件立体和截面结构示意图。
[0030]图7、图8示出了本专利技术刻蚀半导体衬底上的有源区之后的半导体器件立体和截面结构示意图。
[0031]图9、图10示出了选择性刻蚀沟道层后形成的纳米线沟槽的半导体器件立体和截面结构示意图。
[0032]图11、图12示出了沉积隔离层后再回刻的半导体器件立体和截面结构示意图。
[0033]图13、图14示出了沉积虚设栅极层之后再进行回刻的半导体器件立体和截面结构示意图。
[0034]图15、图16示出了刻蚀外延层之后的半导体器件立体和截面结本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底；纳米线沟道，形成于所述半导体衬底上；金属栅，环绕设置于所述纳米线沟道周围；第一外延部，形成于所述纳米线沟道上；金属插层，环绕设置于所述第一外延部周围；第二外延部，环绕设置于所述金属插层周围；栅极，与所述金属栅连接；源极，与所述第二外延部连接；漏极，与所述半导体衬底连接。2.根据权利要求1所述的半导体器件，其特征在于，还包括：栅介质层，环绕设置于所述纳米线沟道周围；所述栅介质层处于所述金属栅与所述纳米线沟道之间。3.根据权利要求2所述的半导体器件，其特征在于，还包括：铁电层，环绕设置于所述纳米线沟道周围；所述铁电层处于所述金属栅与所述栅介质层之间。4.根据权利要求1至3中任一权利要求所述的半导体器件，其特征在于，还包括：隔离层，形成于所述半导体衬底上；所述隔离层分布于所述金属栅与所述半导体衬底之间、所述第二外延部与所述半导体衬底之间、所述栅极与所述源极之间、所述栅极与所述漏极之间、所述源极与所述漏极之间以及相邻的源极之间。5.根据权利要求1所述的半导体器件，其特征在于，还包括：金属硅化物层，形成于所述源极与所述第二外延部之间，和/或形成于所述漏极与所述半导体衬底之间。6.根据权利要求3所述的半导体器件，其特征在于，所述铁电层，厚度为1nm～20nm。7.根据权利要求2所述的半导体器件，其特征在于，所述栅介质层，厚度为0.5nm～20nm。8.根据权利要求1所述的半导体器件，其特征在于，所述金属插层，厚度为1nm～20nm。9.一种集成电路，其特征在于，该集成电路包括权利要求1至8中任一权利要求所述的半导体器件。10.一种电子设备，其特征在于，该电子设备包括权利要求1至8中任一权利要求所述的半导体器件或者权利要求9所述的集成电路。11.根据权利要求10所述的电子设备，其特征在于，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。12.一种半导体器件的制造方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成纳米线沟道；在所述纳米线沟道上形成第一外延部；
在所述第一外延部周围形成第二外延部；在所述纳米线沟道周围形成金属栅；在所述第一外延部与所述第二外延部之间形成金属插层；形成栅极、源极及漏极，并使栅极与所述金属栅连接、使源极与所述第二外延部连接以及使漏极与所述半导体衬底连接。13.根据权利要求12所述的半导体器件的制造方法，其特征在于，还包括：在所述纳米线沟道与所述金属栅之间依次形成栅介质层和铁电层。14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述在所述半导体衬底上形成纳米线沟道包括：在所述半导体衬底上依次形成沟道层和外延层...

【专利技术属性】
技术研发人员：吴振华，甘维卓，张兆浩，张永奎，李俊杰，殷华湘，朱慧珑，郭鸿，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：