超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法制造方法及图纸

一种超结碳化硅半导体装置具备：第一导电型的碳化硅半导体基板(1)、第一导电型的第一半导体层(2)、重复交替地配置有外延生长的第一导电型的第一柱区(31)和离子注入的第二导电型的第二柱区(30)的并列pn区(33)、第二导电型的第二半导体层(16)、第一导电型的第一半导体区(17)、沟槽(23)、隔着栅绝缘膜(19)而设置在沟槽(23)的内部的栅电极(20)、以及第一电极(22)。第一柱区的杂质浓度为1.1

【技术实现步骤摘要】
【国外来华专利技术】超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法


[0001]本专利技术涉及超结碳化硅半导体装置及超结碳化硅半导体装置的制造方法。

技术介绍

[0002]在通常的n型沟道纵向型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)中，形成于半导体基板内的多个半导体层中，n型传导层(漂移层)是电阻最高的半导体层。该n型漂移层的电阻对整个纵向型MOSFET的导通电阻带来较大影响。通过将n型漂移层的厚度减薄并且使电流路径变短，从而能够实现降低整个纵向型MOSFET的导通电阻。
[0003]但是，纵向型MOSFET通过在关断状态下耗尽层扩展到高电阻的n型漂移层，从而也具有保持耐压的功能。因此，在为了降低导通电阻而使n型漂移层减薄的情况下，关断状态下的耗尽层的扩展变短，由此变得容易在低的施加电压下达到击穿电场强度，且耐压下降。另一方面，为了提高纵向型MOSFET的耐压，需要使n型漂移层的厚度增加，导致导通电阻增加。这样的导通电阻与耐压的关系称为权衡关系，通常难以使处于权衡关系的两者同时提高。已知该导通电阻与耐压的权衡关系在IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)和/或双极型晶体管、二极管等半导体装置中也同样成立。
[0004]作为解决上述那样的问题的半导体装置的结构，已知有超结(SJ：Super Junction：超结)结构。例如，已知具有超结结构的MOSFET(以下，记为SJ
‑
MOSFET)。图16是示出以往的SJ
‑
MOSFET的结构的截面图。
[0005]如图16所示，SJ
‑
MOSFET200以例如在由硅(Si)构成的高杂质浓度的n
+
型半导体基板101上外延生长n
‑
型漂移层102而成的晶片为材料。设置有从该晶片表面贯穿n
‑
型漂移层102而未到达n
+
型半导体基板101的p型柱区130。在图16中，p型柱区130虽然未到达n
+
型半导体基板101，但是也可以到达n
+
型半导体基板101。
[0006]此外，在n
‑
型漂移层102中，具有将沿与基板主面垂直的方向延伸且在与基板主面平行的面上具有狭窄的宽度的p型区(p型柱区130)和n型区(被p型柱区130所夹的n
‑
型漂移层102的部分，以下称为n型柱区131)在与基板主面平行的面上交替地重复排列的并列结构(以后称为并列pn区133)。构成并列pn区133的n型柱区131是与n
‑
型漂移层102对应而提高了杂质浓度的区域。在并列pn区133中，通过对p型柱区130和n型柱区131所含有的杂质浓度与面积的积即杂质量以大致相等的方式调整电荷平衡，从而能够在关断状态下模拟地制出非掺杂层而实现高耐压化。
[0007]以往的SJ
‑
MOSFET200如例如下述专利文献1所记载的那样，在n
+
型半导体基板101的正面具备沟槽型的MOS栅极(由金属
‑
氧化膜
‑
半导体构成的绝缘栅极)结构。在形成元件并且在导通状态时有电流流动的有源区的并列pn区133上设置有由p
‑
型基区116、n
+
型源极区117、p
++
型接触区118、栅绝缘膜119以及栅电极120构成的MOS栅极结构。
[0008]n
+
型源极区117在相邻的沟槽123之间，选择性地设置于p
‑
型基区116的内部。如图16所示，n
+
型源极区117被设置为与沟槽123接触。
[0009]p
++
型接触区118设置于p
‑
型基区116的未设置有n
+
型源极区117的表面。n
+
型源极区117和p
++
型接触区118在沿深度方向贯穿层间绝缘膜121的接触孔处露出。源极电极122作为正面电极以埋入到接触孔的方式设置，并与p
++
型接触区118和n
+
型源极区117接触。在n
+
型半导体基板101的背面(与n
‑
型漂移层102相反的面)，作为背面电极而设置有漏极电极(未图示)。
[0010]在以往的SJ
‑
MOSFET200中，p型柱区130由于需要与源极电极122连接，所以被设置于源极电极122的接触孔正下方(n
+
型半导体基板101侧)。n型柱区131的杂质浓度为研究级别的狭窄柱宽的杂质浓度且为1.0
×
10
16
/cm3左右，但是在产品级别杂质浓度成为其以下(例如，参照下述非专利文献1)。此外，已知利用碳化硅(SiC)形成SJ
‑
MOSFET的技术(例如，参照下述专利文献2～专利文献5)。
[0011]现有技术文献
[0012]专利文献
[0013]专利文献1：日本特开2008
‑
016518号公报
[0014]专利文献2：日本特开2016
‑
192541号公报
[0015]专利文献3：日本特开2018
‑
019069号公报
[0016]专利文献4：日本特开2012
‑
164707号公报
[0017]专利文献5：日本特开2018
‑
142682号公报
[0018]非专利文献
[0019]非专利文献1：Jun Sakakibara，等，“具有高纵横比P/N柱结构的600V级超结MOSFET(600V
‑
class Super Junction MOSFET with High Aspect Ratio P/N Columns Structure)”，ISPSD，2008

技术实现思路

[0020]技术问题
[0021]这样的结构的SJ
‑
MOSFET200在源极
‑
漏极之间作为体二极管而内置由p
‑
型基区116和n
‑
型漂移层102层形成的体pn二极管。能够将SJ
‑
MOSFET200的体二极管作为续流二极管(FWD：Free Wheeling Diode)使用。体二极管从流通有正向电流(续流电流)的状态向体二极管的pn结的反向偏置阻断状态(即反向恢复状态)转变。然而，由于该体二极管是单极结构，几乎没有少数载流子且反向恢复电流小，并且与没有SJ结构的MOSFET相比高注入载流子在低电压下被大量抽取，因此，容易形成电流波形和电压波形急剧本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种超结碳化硅半导体装置，其特征在于，具备：第一导电型的碳化硅半导体基板；第一导电型的第一半导体层，其设置于所述碳化硅半导体基板的正面；并列pn区，其设置在所述第一半导体层的、相对于所述碳化硅半导体基板侧相反的一侧的表面，且在与所述正面平行的面交替重复地配置有第一导电型的第一柱区和第二导电型的第二柱区；第二导电型的第二半导体层，其设置于所述并列pn区的、相对于所述碳化硅半导体基板侧相反的一侧的表面；第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的内部且杂质浓度比所述第一半导体层的杂质浓度高；沟槽，其贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区；栅电极，其隔着栅绝缘膜而设置在所述沟槽的内部；以及第一电极，其与所述第一半导体区和所述第二半导体层接触，所述第一柱区的杂质浓度为1.1
×
10
16
/cm3以上且5.0
×
10
16
/cm3以下，所述第二柱区的晶体缺陷比所述第一柱区的晶体缺陷多。2.一种超结碳化硅半导体装置，其特征在于，具备：第一导电型的碳化硅半导体基板；第一导电型的第一半导体层，其设置于所述碳化硅半导体基板的正面；并列pn区，其设置在所述第一半导体层的、相对于所述碳化硅半导体基板侧相反的一侧的表面，且在与所述正面平行的面交替重复地配置有第一导电型的第一柱区和第二导电型的第二柱区；第二导电型的第二半导体层，其设置于所述并列pn区的、相对于所述碳化硅半导体基板侧相反的一侧的表面；第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的内部且杂质浓度比所述第一半导体层的杂质浓度高；沟槽，其贯穿所述第一半导体区和所述第二半导体层而到达所述并列pn区；栅电极，其隔着栅绝缘膜而设置在所述沟槽的内部；以及第一电极，其与所述第一半导体区和所述第二半导体层接触，所述第一柱区的杂质浓度为1.1
×
10
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/cm3以上且5.0
×
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/cm3以下，所述第二柱区的决定其导电型的杂质浓度在深度方向上具有周期性的分布。3.根据权利要求1或2所述的超结碳化硅半导体装置，其特征在于，所述超结碳化硅半导体装置还具备设置于所述并列pn区与所述第二半导体层之间且杂质浓度比所述第一柱区的杂质浓度高的第一导电型的第三半导体层。4.根据权利要求3所述的超结碳化硅半导体装置，其特征在于，所述超结碳化硅半导体装置还具备：第二导电型的第二半导体区，其设置于所述...

【专利技术属性】
技术研发人员：小林勇介，武井学，京极真也，原田信介，
申请(专利权)人：国立研究开发法人产业技术总合研究所株式会社东芝，
类型：发明
国别省市：