沟槽型MOS晶体管制造技术

本实用新型专利技术公开种沟槽型MOS晶体管，其硅片中部且位于重掺杂N型漏极层和P型掺杂阱层之间具有一N型掺杂外延层；一位于P型掺杂阱层内的沟槽延伸至N型掺杂外延层内，位于P型掺杂阱层上部内且位于沟槽的周边具有重掺杂N型源极区，一绝缘介质层覆盖于沟槽、重掺杂N型源极区和P型掺杂阱层上表面面；所述沟槽侧壁和底部具有一第一二氧化硅层，且沟槽内间隔设置有用第一导电多晶硅柱、第二导电多晶硅柱；所述沟槽的下部和底部均包覆有一位于所述N型掺杂外延层内的P型中掺杂区。本实用新型专利技术沟槽型MOS晶体管可提高轻掺杂N型漂移区的掺杂浓度，增加耐压的情况下，将关断时将导通电阻降低。将关断时将导通电阻降低。将关断时将导通电阻降低。

【技术实现步骤摘要】
沟槽型MOS晶体管


[0001]本技术涉及MOSFET器件
，尤其涉及一种沟槽型MOSFET器件。

技术介绍

[0002]沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，已经在低压和中高压应用领域全面替代平面式功率MOS器件，成为功率MOS器件的主流。随着产品应用的发展，对功率MOS器件的开关速度和开关损耗的要求越来越高，普通的沟槽式MOS器件在开关特性上显得越来越不足。

技术实现思路

[0003]本技术的目的是提供一种沟槽型MOS晶体管，该沟槽型MOS晶体管减小了器件工作时候的开关损耗，且提升器件的可靠性。
[0004]为达到上述目的，本技术采用的技术方案是：一种沟槽型MOS晶体管，包括：位于硅片下部的重掺杂N型漏极层和位于硅片上部的P型掺杂阱层，所述硅片中部且位于重掺杂N型漏极层和P型掺杂阱层之间具有一N型掺杂外延层；
[0005]一位于P型掺杂阱层内的沟槽延伸至N型掺杂外延层内，位于P型掺杂阱层上部内且位于沟槽的周边具有重掺杂N型源极区，一绝缘介质层覆盖于沟槽、重掺杂N型源极区和P型掺杂阱层上表面，位于重掺杂N型源极区上表面的绝缘介质层开有一通孔，一上金属层位于绝缘介质层上表面和通孔内，从而与重掺杂N型源极区电连接，一下金属层覆盖于重掺杂N型漏极层与N型掺杂外延层相背的表面；
[0006]所述沟槽侧壁和底部具有一第一二氧化硅层，且沟槽内间隔设置有第一导电多晶硅柱、第二导电多晶硅柱，此第一导电多晶硅柱、第二导电多晶硅柱之间填充有第二二氧化硅层；
[0007]所述沟槽的下部和底部均包覆有一位于所述N型掺杂外延层内的P型中掺杂区，此P型中掺杂区宽度大于沟槽的宽度，且P型中掺杂区的底表面形状为圆弧形。
[0008]上述技术方案中进一步改进的方案如下：
[0009]1. 上述方案中，所述N型掺杂外延层与P型掺杂阱层的高度比为10：4~6。
[0010]2. 上述方案中，所述绝缘介质层的通孔位于重掺杂N型源极区远离沟槽一侧。
[0011]由于上述技术方案的运用，本技术与现有技术相比具有下列优点：
[0012]1. 本技术沟槽型MOS晶体管，其沟槽侧壁和底部具有一第一二氧化硅层，且沟槽内间隔设置有第一导电多晶硅柱、第二导电多晶硅柱，此第一导电多晶硅柱、第二导电多晶硅柱之间填充有第二二氧化硅层，减小了器件工作时候的开关损耗，有效抑制了器件的误开启。
[0013]2. 本技术沟槽型MOS晶体管，其沟槽的下部和底部均包覆有一位于所述N型掺杂外延层内的P型中掺杂区，此P型中掺杂区宽度大于沟槽的宽度，且P型中掺杂区的底表面形状为圆弧形，在器件处于反向偏压之时，有助于集中漏电流的传输途径，使之不会四散
导致器件损毁，提升器件的可靠性。
附图说明
[0014]附图1为本技术沟槽型MOS晶体管结构示意图；
[0015]附图2为本技术沟槽型MOS晶体管的局部结构示意图。
[0016]以上附图中：1、硅片；2、重掺杂N型漏极层；3、P型掺杂阱层；4、N型掺杂外延层；5、沟槽；6、重掺杂N型源极区；7、绝缘介质层；8、通孔；9、上金属层；10、下金属层；11、第一二氧化硅层；12、第一导电多晶硅柱；13、第二导电多晶硅柱；14、第二二氧化硅层；15、P型中掺杂区。
具体实施方式
[0017]在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
[0018]实施例1：一种沟槽型MOS晶体管，包括：位于硅片1下部的重掺杂N型漏极层2和位于硅片1上部的P型掺杂阱层3，所述硅片1中部且位于重掺杂N型漏极层2和P型掺杂阱层3之间具有一N型掺杂外延层4；
[0019]一位于P型掺杂阱层3内的沟槽5延伸至N型掺杂外延层4内，位于P型掺杂阱层3上部内且位于沟槽5的周边具有重掺杂N型源极区6，一绝缘介质层7覆盖于沟槽5、重掺杂N型源极区6和P型掺杂阱层3上表面，位于重掺杂N型源极区6上表面的绝缘介质层7开有一通孔8，一上金属层9位于绝缘介质层7上表面和通孔8内，从而与重掺杂N型源极区6电连接，一下金属层10覆盖于重掺杂N型漏极层2与N型掺杂外延层4相背的表面；
[0020]所述沟槽5侧壁和底部具有一第一二氧化硅层11，且沟槽5内间隔设置有第一导电多晶硅柱12、第二导电多晶硅柱13，此第一导电多晶硅柱12、第二导电多晶硅柱13之间填充有第二二氧化硅层14；
[0021]所述沟槽5的下部和底部均包覆有一位于所述N型掺杂外延层4内的P型中掺杂区15，此P型中掺杂区15宽度大于沟槽5的宽度，且P型中掺杂区15的底表面形状为圆弧形。
[0022]上述N型掺杂外延层4与P型掺杂阱层3的高度比为10：5.6。
[0023]上述绝缘介质层7的通孔8位于重掺杂N型源极区6远离沟槽5一侧。
[0024]实施例2：一种沟槽型MOS晶体管，包括：位于硅片1下部的重掺杂N型漏极层2和位于硅片1上部的P型掺杂阱层3，所述硅片1中部且位于重掺杂N型漏极层2和P型掺杂阱层3之间具有一N型掺杂外延层4；
[0025]一位于P型掺杂阱层3内的沟槽5延伸至N型掺杂外延层4内，位于P型掺杂阱层3上
部内且位于沟槽5的周边具有重掺杂N型源极区6，一绝缘介质层7覆盖于沟槽5、重掺杂N型源极区6和P型掺杂阱层3上表面，位于重掺杂N型源极区6上表面的绝缘介质层7开有一通孔8，一上金属层9位于绝缘介质层7上表面和通孔8内，从而与重掺杂N型源极区6电连接，一下金属层10覆盖于重掺杂N型漏极层2与N型掺杂外延层4相背的表面；
[0026]所述沟槽5侧壁和底部具有一第一二氧化硅层11，且沟槽5内间隔设置有第一导电多晶硅柱12、第二导电多晶硅柱13，此第一导电多晶硅柱12、第二导电多晶硅柱13之间填充有第二二氧化硅层14；
[0027]所述沟槽5的下部和底部均包覆有一位于所述N型掺杂外延层4内的P型中掺杂区15，此P型中掺杂区15宽度大于沟槽5的宽度，且P型中掺杂区15的底表面形状为圆弧形。
[0028]上述N型掺杂外延层4与P型掺杂阱层3的高度比为10：4.5。
[0029]上述绝缘介本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型MOS晶体管，其特征在于：包括：位于硅片（1）下部的重掺杂N型漏极层（2）和位于硅片（1）上部的P型掺杂阱层（3），所述硅片（1）中部且位于重掺杂N型漏极层（2）和P型掺杂阱层（3）之间具有一N型掺杂外延层（4）；一位于P型掺杂阱层（3）内的沟槽（5）延伸至N型掺杂外延层（4）内，位于P型掺杂阱层（3）上部内且位于沟槽（5）的周边具有重掺杂N型源极区（6），一绝缘介质层（7）覆盖于沟槽（5）、重掺杂N型源极区（6）和P型掺杂阱层（3）上表面，位于重掺杂N型源极区（6）上表面的绝缘介质层（7）开有一通孔（8），一上金属层（9）位于绝缘介质层（7）上表面和通孔（8）内，从而与重掺杂N型源极区（6）电连接，一下金属层（10）覆盖于重掺杂N型漏极层（2）与N型掺杂外延层（...

【专利技术属性】
技术研发人员：陈译，陆佳顺，杨洁雯，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：新型
国别省市：