能够提升耐压能力的分离栅MOSFET器件及制造方法技术

本发明专利技术提出能够提升耐压能力的分离栅MOSFET器件，包括元胞区，元胞区位于器件的中心区，元胞区由若干个器件元胞单元体并联而成，MOSFET器件单元体包括第一导电类型重掺杂衬底、第一导电类型外延层及深沟槽，深沟槽上部分包括栅极导电多晶硅和位于栅极导电多晶硅两侧的栅氧化层，下部分包括底部分离栅、顶部分离栅及位于底部分离栅顶部分离栅间的矩形分离栅，矩形分离栅两侧氧化层厚度均小于底部分离栅和顶部分离栅两侧的氧化层的厚度，且底部和顶部分离栅两侧的氧化层厚度相同；本发明专利技术结构的分离栅中部采用矩形波状结构，且矩形波两侧的氧化层较薄，这样能有效改善电场分布，不仅能提高器件的耐压能力，且能降低器件的导通电阻。的导通电阻。的导通电阻。

【技术实现步骤摘要】
能够提升耐压能力的分离栅MOSFET器件及制造方法


[0001]本专利技术涉及一种分离栅MOSFET器件及制造方法，尤其是一种能够提升耐压能力的分离栅MOSFET器件及制造方法，属于MOSFET


技术介绍

[0002]金属
‑
氧化物半导体场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
EffectTransistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。
[0003]如图1所示，为传统的分离栅MOSFET器件结构，通常具有一个深沟槽结构，沟槽内部侧壁这种器件具有极低的导通损耗和极低的开关损耗，在快充，电动车，汽车电子等高端领域应用越来越广泛；同时耐压能力是表征器件性能的关键参数，也一直都是人们关注的重点，且传统的分离栅MOS结构的分离栅多晶硅两侧均为厚氧化层，且厚氧化层中的氧化层厚度上下均一致，这样使得外延漂移区存在两个电场峰值，一个是在P型体区9和N型外延层2交界处，另一个是在沟槽4的底部，中间部分的电场会较低，当器件耐压时，这样两个电场峰值处极易发生击穿，影响器件整体的耐压能力。

技术实现思路

[0004]本专利技术的目的在于克服现有分离栅MOSFET器件缺点的基础上，提出一种性能优良的分离栅MOSFET器件及制造方法，该结构的分离栅中部采用矩形分离栅结构，且矩形分离栅两侧的氧化层较薄，这样能有效改善器件耐压时的电场分布，提高器件的耐压能力，进而能降低器件的导通电阻。
[0005]为实现以上技术目的，本专利技术的技术方案是：能够提升耐压能力的分离栅 MOSFET器件，包括元胞区，所述元胞区位于器件的中心区，所述元胞区由若干个器件元胞单元体并联而成，所述器件元胞单元体包括半导体基板，所述半导体基板包括第一导电类型重掺杂衬底及位于第一导电类型重掺杂衬底上的第一导电类型外延层，所述第一导电类型外延层内设有深沟槽，其特征在于，所述深沟槽分为上下两部分，上部分包括栅极导电多晶硅和位于栅极导电多晶硅两侧的栅氧化层，下部分包括分离栅多晶硅，所述分离栅多晶硅包括底部分离栅、顶部分离栅及位于所述底部分离栅和顶部分离栅间的矩形分离栅，所述矩形分离栅两侧氧化层厚度均小于底部分离栅和顶部分离栅两侧的氧化层的厚度，且所述底部分离栅和顶部分离栅两侧的氧化层厚度相同。
[0006]进一步地，所述矩形分离栅两侧形状可为矩形波状或矩形状。
[0007]进一步地，所述矩形波分离栅两侧氧化层厚度为2450～2550A，所述底部分离栅和顶部分离栅两侧氧化层厚度为5450～5550A。
[0008]进一步地，所述深沟槽两侧设有第二导电类型体区，所述第二导电类型体区设于第一导电类型外延层内，且所述第二导电类型体区内部设有第一导电类型源极区，所述第一导电类型源极区位于深沟槽两侧且邻接，在所述沟槽和第一导电类型源极区上方覆盖有绝缘介质层，所述绝缘介质层上方覆盖有源极金属，所述源极金属穿过绝缘介质层分别与
第二导电类型体区、第一导电类型源极区欧姆接触。
[0009]进一步地，所述深沟槽的深度为4～8um。
[0010]为了进一步实现以上技术目的，本专利技术一种能够提升耐压能力的分离栅 MOSFET器件元胞单元体的制作方法，包括如下步骤：
[0011]步骤一.提供第一导电类型重掺杂衬底，在所述第一导电类型重掺杂衬底上生长第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，第一导电类型重掺杂衬底的下表面为第二主面；
[0012]步骤二.在第一主面淀积二氧化硅掩蔽层，并对二氧化硅掩蔽层进行光刻刻蚀，在第一主面得到图形化掩蔽层；
[0013]步骤三.在图形化掩蔽层的遮挡下，对第一主面进行刻蚀，在第一导电外延层内得到深沟槽；
[0014]步骤四.在第一主面和深沟槽内通过热氧生长一层厚氧化层，在厚氧化层上继续淀积多晶硅，并对多晶硅进行刻蚀，在深沟槽底部得到底部分离栅；
[0015]步骤五.对第一主面和深沟槽内的厚氧化层进行刻蚀，去除第一主面上的厚氧化层和深沟槽内底部分离栅上方的厚氧化层；
[0016]步骤六.在第一主面和深沟槽内继续生长氧化层，并对氧化层进行刻蚀，在氧化层刻蚀过程中，控制横向和纵向刻蚀的比率，将底部分离栅上的氧化层去除，保留深沟槽侧壁部分氧化层；
[0017]步骤七.在深沟槽内继续淀积多晶硅，并对多晶硅进行刻蚀，得到位于底部分离栅上的矩形分离栅；
[0018]步骤八.在第一主面和深沟槽内继续生长厚氧化层，并对厚氧化层进行刻蚀，在厚氧化层刻蚀过程中，控制横向和纵向刻蚀的比率，将矩形分离栅上的厚氧化层去除，保留深沟槽侧壁部分氧化层；
[0019]步骤九.在深沟槽内继续淀积多晶硅，并对多晶硅进行刻蚀，得到位于矩形分离栅上的顶部分离栅；
[0020]步骤十.在深沟槽内继续生长氧化层，并对氧化层进行刻蚀，在氧化层刻蚀过程中，控制横向和纵向刻蚀的比率，得到位于深沟槽侧壁上部的栅氧化层；
[0021]步骤八.在深槽体内继续淀积多晶硅，并对多晶硅进行刻蚀，得到位于深沟槽上部的栅极导电多晶硅；
[0022]步骤九.在深沟槽两侧先后注入第二导电类型杂质和第一导电类型杂质，并推阱，先后形成第二导电类型体区和第一导电类型源极区；
[0023]步骤十.在第一主面上淀积绝缘介质层，对绝缘介质层进行刻蚀，在第二导电类型体区上方形成穿通第一导电类型源极区的源极接触孔；
[0024]步骤十一.在源极接触孔内填充金属，形成源极金属，完成器件元胞单元体的制作。
[0025]进一步地，在所述步骤四中，所述厚氧化层的厚度为5450～5550A；在所述步骤六中，所述深沟槽侧壁部分氧化层的厚度为2450～2550A；在所述步骤八中，所述深沟槽侧壁部分氧化层的厚度为5450～5550A。
[0026]进一步地，对于N型分离栅MOSFET器件，所述第一导电类型为N型导电，所述第二导
电类型为P型导电；对于P型分离栅MOSFET器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
[0027]从以上描述可以看出，本专利技术的有益效果在于：
[0028]1)本专利技术通过改进分离栅多晶硅的机构，减少分离栅多晶硅中部矩形多晶硅两侧的氧化层的厚度，以此来改善此处的电场分布，使电场分布曲线更均匀，在器件耐压时，能够增强此处的电场强度(即增加了E*L积分区域面积)，从而增加器件耐压能力；
[0029]当器件耐压能力提高了，N型外延层的电阻率便可降低，这样能降低器件的导通电阻；
[0030]2)本专利技术矩形多晶硅两侧设计为矩形波状或矩形状，当矩形多晶硅两侧为矩形波状时，电场强度会随着矩形波的密集程度而变化，当矩形波趋于极限密集时便是矩形状，因此通过调节矩形波的密集程度，可达到调节此处电场强度的大小的目的，适用于不同耐压能力的器件。
附图说明
[0031]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.能够提升耐压能力的分离栅MOSFET器件，包括元胞区，所述元胞区位于器件的中心区，所述元胞区由若干个器件元胞单元体并联而成，所述器件元胞单元体包括半导体基板，所述半导体基板包括第一导电类型重掺杂衬底及位于第一导电类型重掺杂衬底上的第一导电类型外延层，所述第一导电类型外延层内设有深沟槽，其特征在于，所述深沟槽分为上下两部分，上部分包括栅极导电多晶硅和位于栅极导电多晶硅两侧的栅氧化层，下部分包括分离栅多晶硅，所述分离栅多晶硅包括底部分离栅、顶部分离栅及位于所述底部分离栅和顶部分离栅间的矩形分离栅，所述矩形分离栅两侧氧化层厚度均小于底部分离栅和顶部分离栅两侧的氧化层的厚度，且所述底部分离栅和顶部分离栅两侧的氧化层厚度相同。2.根据权利要求1所述的能够提升耐压能力的分离栅MOSFET器件，其特征在于：所述矩形分离栅两侧形状可为矩形波状或矩形状。3.根据权利要求1所述的能够提升耐压能力的分离栅MOSFET器件，其特征在于：所述矩形波分离栅两侧氧化层厚度为2450～2550A，所述底部分离栅和顶部分离栅两侧氧化层厚度为5450～5550A。4.根据权利要求1所述的能够提升耐压能力的分离栅MOSFET器件，其特征在于：所述深沟槽两侧设有第二导电类型体区，所述第二导电类型体区设于第一导电类型外延层内，且所述第二导电类型体区内部设有第一导电类型源极区，所述第一导电类型源极区位于深沟槽两侧且邻接，在所述沟槽和第一导电类型源极区上方覆盖有绝缘介质层，所述绝缘介质层上方覆盖有源极金属，所述源极金属穿过绝缘介质层分别与第二导电类型体区、第一导电类型源极区欧姆接触。5.根据权利要求1所述的能够提升耐压能力的分离栅MOSFET器件，其特征在于：所述深沟槽的深度为4～8um。6.能够提升耐压能力的分离栅MOSFET器件，包括若干个并联的器件元胞单元体，其特征在于，所述器件元胞单元体的制作方法包括如下步骤：步骤一.提供第一导电类型重掺杂衬底，在所述第一导电类型重掺杂衬底上生长第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，第一导电类型重掺杂衬底的下表面为第二主面；步骤二.在第一主面淀积二氧化硅掩蔽层，并对二氧化硅掩蔽层进行光刻刻蚀，在第一主面得到图形化掩蔽层；步骤三.在图形化掩蔽层的遮挡下，对第...

【专利技术属性】
技术研发人员：刘锋，殷允超，刘秀梅，
申请(专利权)人：捷捷微电无锡科技有限公司，
类型：发明
国别省市：