一种新型分离栅MOSFET器件制造技术

本发明专利技术公开了一种新型分离栅MOSFET器件，其技术方案要点是：包括MOSFET管，所述MOSFET管包括有底层的N+衬底，所述N+衬底的上层设有epi1层，所述epi1层的上层设有epi2层，所述epi1层和所述epi2层内通过刻蚀硅形成沟槽，所述沟槽中有源区内深度刚好穿透epi2层，所述沟槽中终端区内深度穿透epi2层的深度为0.5um，所述沟槽的内部分别淀积有第一多晶硅、第二多晶硅和第三多晶硅，所述epi2层的上层注入P型杂质B+。本发明专利技术采用新型分离栅结构，底部的epi1较浓，顶部的epi2较淡，有源区沟槽底部深入到epi1界面上，此处掺杂浓度比较浓，硅的雪崩临界电场随掺杂浓度增加而增加，有利于提升耐压,以40V器件为例，RSP达到6.5mohm.mm2。RSP达到6.5mohm.mm2。RSP达到6.5mohm.mm2。

【技术实现步骤摘要】
一种新型分离栅MOSFET器件


[0001]本专利技术涉及MOSFET器件领域，特别涉及一种新型分离栅MOSFET器件。

技术介绍

[0002]现有技术的低压MOFEET器件，以40V器件为例，通常采用如图1的高密度Trench结构，材料通常采用掺杂较浓的红磷衬底sub，其上生长两层外延，通常epi1掺杂较浓，目的是降低epi1和衬底sub的浓度差进而降低衬底反扩的程度，epi2掺杂较淡，用以支持器件耐压。
[0003]参照现有公开号为CN208400855U的中国专利，其公开了一种分离栅MOSFET器件结构，包括有源区，有源区内包括若干个相互并联的器件元胞单元，器件元胞单元包括第一导电类型衬底及第一导电类型漂移区，在第一导电类型漂移区的上部设有第二导电类型阱区，在第二导电类型阱区间设有第一类型沟槽及位于第一类型沟槽两侧的第二类沟槽，且沟槽均从第一导电类型漂移区表面延伸到其内部，在第一类型沟槽内填充有分离栅多晶硅、厚氧化层及掩蔽氧化层，在第二类沟槽内填充有栅极多晶硅及栅氧化层，栅极多晶硅的内侧与厚氧化层邻接。
[0004]上述的这种分离栅MOSFET器件结构的制作工艺简单，光刻次数少，成本较低，同时分离栅器件沟槽宽度和深度容易控制，器件耐压性能更好，具有更低的导通电阻。但是上述的这种分离栅MOSFET器件结构对应RSP仍然偏高。

技术实现思路

[0005]针对
技术介绍
中提到的问题，本专利技术的目的是提供一种新型分离栅MOSFET器件，以解决
技术介绍
中提到的问题。
[0006]本专利技术的上述技术目的是通过以下技术方案得以实现的：
[0007]一种新型分离栅MOSFET器件，包括MOSFET管，所述MOSFET管包括有底层的N
+
衬底，所述N
+
衬底的上层设有epi1层，所述epi1层的上层设有epi2层，所述epi1层和所述epi2层内通过刻蚀硅形成沟槽，所述沟槽中有源区内深度刚好穿透epi2层，所述沟槽中终端区内深度穿透epi2层的深度为0.5um，所述沟槽的内部分别淀积有第一多晶硅和第二多晶硅，所述第一多晶硅的上端还淀积有第三多晶硅，所述epi2层的上层注入P型杂质B
+
，所述P型杂质B
+
的一端通过光刻形成N
+
注入区域，所述N
+
注入区域的内注入有N
+
，所述P型杂质B
+
上淀积有介质淀积层，所述介质淀积层上淀积有金属淀积层。
[0008]通过采用上述技术方案，本专利技术涉及的40V MOSFET器件采用新型分离栅结构，同样采用双层外延，底部epi1较浓，一方面降低衬底反扩程度，另一方面深沟槽底部恰好处于epi1和epi2外延交界面上，该界面硅掺杂浓度比epi1淡，但比epi2浓，利用硅的雪崩临界电场随掺杂浓度增加而增加，提升耐压；顶部的epi2相对底部的epi1较淡(相比普通Trench产品的epi2要浓)，应用电荷平衡原理增加耐压，从而获得更好的RSP，达到6.5mohm.mm2。
[0009]较佳的，所述MOSFET管两端分成Cell区域和Ring区域，所述Cell区域内的所述沟
槽的底端处于所述epi1层和所述epi2层的连接面处，所述Ring区域内的所述沟槽的底端处于所述epi1层的内部。
[0010]通过采用上述技术方案，两侧沟槽的深度差在0.3
‑
0.5um，待器件形成后能确保Ring区域的耐压大于cell区域的耐压，保证器件可靠性。
[0011]较佳的，所述P型杂质B
+
在所述epi2层上推进形成P型杂质B
+
注入区域，所述P型杂质B
+
注入区域的结深在0.7um。
[0012]通过采用上述技术方案，P型杂质B
+
设定能够有效的提高MOSFET管的导电性能。
[0013]较佳的，所述沟槽的内壁上设有有氧化层，所述氧化层为热生长薄氧化层500A和CVD淀积氧化层1000A
‑
1500A。
[0014]通过采用上述技术方案，氧化层能够有效的抑制高密度的电子和空穴陷阱，这些陷阱能引入快界面态，造成偏压与温度应力下的电荷不稳定性，并且减少硅与二氧化硅的热膨胀系数不同而产生了拉伸应力使硅附近氧化层产生较多的缺陷，减少氧化层局部生长速率不均匀引起的小斑点和氧化层针孔。
[0015]较佳的，所述epi1层的硅掺杂浓度比所述epi2层的硅掺杂浓度要高，所述epi2层的RSP达到6.5mohm.mm2。
[0016]通过采用上述技术方案，利用硅的雪崩临界电场随掺杂浓度增加而增加，提升耐压；顶部epi2层相对epi1层的浓度较淡(相比普通Trench产品的epi2要浓)，应用电荷平衡原理增加耐压，从而获得更好的RSP，达到6.5mohm.mm2。
[0017]较佳的，所述第一多晶硅形成源极，所述第三多晶硅形成栅极，所述第二多晶硅形成漏极。
[0018]通过采用上述技术方案，可以形成有效的外接电路接头，便于进行线路的连接使用。
[0019]较佳的，所述金属淀积层的一端贯穿镶嵌在所述介质淀积层、所述P型杂质B
+
和所述N
+
的一端部。
[0020]通过采用上述技术方案，能够形成有效的线路连接，便于MOSFET管的使用。
[0021]较佳的，所述Cell区域内部的所述沟槽的深度为2
‑
3um，所述Ring区域的内部的所述沟槽的深度为2.3
‑
3.5um，所述epi1层和所述epi2层的厚度均为2
‑
3um。
[0022]通过采用上述技术方案，待器件形成后能确保Ring区域耐压大于cell区域耐压，保证器件可靠性。
[0023]综上所述，本专利技术主要具有以下有益效果：
[0024]本专利技术涉及的40V MOSFET器件采用新型分离栅结构，同样采用双层外延，底部epi1较浓，一方面降低衬底反扩程度，另一方面深沟槽底部恰好处于epi1和epi2外延交界面上，该界面硅掺杂浓度比epi1淡，但比epi2浓，利用硅的雪崩临界电场随掺杂浓度增加而增加，提升耐压；顶部的epi2相对底部的epi1较淡(相比普通Trench产品的epi2要浓)，应用电荷平衡原理增加耐压，从而获得更好的RSP，达到6.5mohm.mm2。
附图说明
[0025]图1是本专利技术的现有MOSFET管结构示意图；
[0026]图2是本专利技术的MOSFET管结构示意图。
[0027]附图标记：1、N
+
衬底；2、epi1层；3、epi2层；4、沟槽；5、第一多晶硅；6、第二多晶硅；7、第三多晶硅；8、P型杂质B
+
；9、N
+
注入区域；10、N
+
；11、介质淀积层；12、金属淀积层；13、C本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种新型分离栅MOSFET器件，包括MOSFET管，其特征在于：所述MOSFET管包括有底层的N+衬底(1)，所述N+衬底(1)的上层设有epi1层(2)，所述epi1层(2)的上层设有epi2层(3)，所述epi1层(2)和所述epi2层(3)内通过刻蚀硅形成沟槽(4)，所述沟槽(4)中有源区内深度刚好穿透epi2层(3)，所述沟槽(4)中终端区内深度穿透epi2层(3)的深度为0.5um，所述沟槽(4)的内部分别淀积有第一多晶硅(5)和第二多晶硅(6)，所述第一多晶硅(5)的上端还淀积有第三多晶硅(7)，所述epi2层(3)的上层注入P型杂质B+(8)，所述P型杂质B+(8)的一端通过光刻形成N+注入区域(9)，所述N
+
注入区域(9)的内注入有N
+
(10)，所述P型杂质B
+
(8)上淀积有介质淀积层(11)，所述介质淀积层(11)上淀积有金属淀积层(12)。2.根据权利要求1所述的一种新型分离栅MOSFET器件，其特征在于：所述MOSFET管两端分成Cell区域(13)和Ring区域(14)，所述Cell区域(13)内的所述沟槽(4)的底端处于所述epi1层(2)和所述epi2层(3)的连接面处，所述Ring区域(14)内的所述沟槽(4)的底端处于所述epi1层(2)的内部。3.根据权利要求1所述的一种新型分离栅MOSFET器件，其特征在于：所述P型杂质B
+
(8)在所述epi2层(3)上推...

【专利技术属性】
技术研发人员：刘锋，周祥瑞，殷允超，
申请(专利权)人：捷捷微电无锡科技有限公司，
类型：发明
国别省市：