半导体器件制造技术

本发明专利技术公开了一种半导体器件。所述半导体器件包括：半导体衬底；设于所述半导体衬底一侧的第一阱区；设于所述第一阱区内的器件区；贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同。本发明专利技术能够减小硅通孔结构处的寄生电容在相邻器件电气测量中的影响，从而减小电气测量误差。

【技术实现步骤摘要】
半导体器件
本专利技术涉及半导体
，尤其涉及一种半导体器件。
技术介绍
TSV(ThroughSiliconVia，硅通孔)结构可以贯穿晶圆背面的衬底，实现垂直电气互联，是3D堆叠集成和3D封装中的关键技术。硅通孔结构主要包括贯穿衬底的导电层以及环绕导电层设置的绝缘层，绝缘层用于将导电层与衬底进行隔离。但是，衬底中一般会形成阱区，硅通孔结构中的导电层、绝缘层与硅通孔结构所在的阱区会形成环绕硅通孔结构的寄生电容，在对硅通孔结构相邻的器件进行电气测量时，硅通孔结构处的寄生电容会导致测量出现较大误差，例如，在测量MOS电容时，MOS管内部栅氧化层和栅极与衬底间形成栅氧电容Cox，测试信号施加在栅极和衬底上时，硅通孔结构处的寄生电容Ctsv会与栅氧电容Cox并联，使测试栅氧电容值偏大，从而使测得的栅氧化层厚度变薄，出现误差。
技术实现思路
本专利技术提供一种半导体器件，能够减小硅通孔结构处的寄生电容在相邻器件电气测量中的影响，从而减小测量误差。本专利技术提供了一种半导体器件，包括：半导体衬底；设于所述半导体衬底一侧的第一阱区；设于所述第一阱区内的器件区；贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同。进一步优选的，所述第一阱区为P型阱区，所述第二阱区为N型阱区，所述第一阱区与所述第二阱区交界处形成PN结构。进一步优选的，所述第二阱区环绕所述硅通孔结构设置。进一步优选的，所述半导体器件还包括位于所述第一阱区内且设置于所述第二阱区之上的隔离层，所述隔离层与所述第二阱区一起隔开所述器件区与所述硅通孔结构。进一步优选的，所述器件区包括位于所述第一阱区内且间隔设置的源极区和漏极区，位于所述源极区和漏极区之间的第一阱区上的栅极氧化层，以及位于所述栅极氧化层上的栅极；所述栅极与所述硅通孔结构中的所述导电层电性连接。进一步优选的，所述第一阱区为P型阱区，所述源极区和所述漏极区为N型掺杂区。进一步优选的，所述半导体器件还包括位于所述第一阱区内且包围所述器件区的第三阱区，所述第三阱区与所述第一阱区的导电类型不同。进一步优选的，所述第一阱区为P型阱区，所述第三阱区为N型阱区，所述源极区和所述漏极区为N型掺杂区。进一步优选的，所述器件区还包括位于所述源级区背离所述漏极区一侧且与所述源极区间隔设置的第一掺杂区，以及位于所述漏极区背离所述源极区一侧且与所述漏极区间隔设置的第二掺杂区；所述第一掺杂区、所述第二掺杂区与所述源极区的导电类型相同。进一步优选的，所述第二阱区与所述硅通孔结构之间水平方向上的间距大于1微米，所述第二阱区与所述器件区之间水平方向上的间距大于1微米，所述第二阱区水平方向上的宽度大于1微米。本专利技术的有益效果为：在第一阱区中设置第二阱区，通过第二阱区隔开贯穿半导体衬底和第一阱区的硅通孔结构和第一阱区中的器件区，且第一阱区与第二阱区的导电类型不同，以形成与硅通孔结构处的寄生电容相串联的电容，在对硅通孔结构的相邻器件进行电气测量时，减小硅通孔结构处寄生电容带来的影响，从而减小电气测量误差，同时降低半导体器件出现漏电的几率。附图说明为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的半导体器件的一个结构示意图；图2为现有技术中栅氧电容电气测量时的等效电路图；图3为本专利技术实施例中栅氧电容电气测量时的一个等效电路图；图4为本专利技术实施例提供的半导体器件的另一个结构示意图；图5为本专利技术实施例中栅氧电容电气测量时的另一个等效电路图。具体实施方式这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本专利技术的示例性实施例的目的。但是本专利技术可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。在本专利技术的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。参见图1，是本专利技术实施例提供的半导体器件的结构示意图。如图1所示，本专利技术实施例提供的半导体器件包括半导体衬底1、设于半导体衬底1一侧的第一阱区2、设于第一阱区2内的器件区3和硅通孔结构5。其中，半导体衬底1可以是硅衬底、锗衬底，也可以是包括其他元素的衬底。半导体衬底1中可以掺入微量的三价元素，如硼、铟、镓、铝等，构成P型半导体衬底，半导体衬底1中也可以掺入微量的五价元素，如磷、锑、砷等，构成N型半导体衬底。本实施例中的半导体衬底1优选为P型半导体衬底。第一阱区2设于半导体衬底1一侧，且位于半导体衬底1的顶部。本实施例中的第一阱区2优选为P型阱区，具体地，通过在第一阱区2中注入P型掺杂，使第一阱区2形成P型阱区。器件区3设于第一阱区2内，本实施例中，器件区3为MOS管，MOS管包括设置在第一阱区2内的源极区31和漏极区32，以及依次设置在源极区31与漏极区32之间沟道上的栅极氧化层6和栅极7。源极区31和漏极区32的导电类型相同，源极区31通过掺杂离子可以形成源极，漏极区32通过掺杂离子可以形本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n半导体衬底；/n设于所述半导体衬底一侧的第一阱区；/n设于所述第一阱区内的器件区；/n贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，/n设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
半导体衬底；
设于所述半导体衬底一侧的第一阱区；
设于所述第一阱区内的器件区；
贯穿所述半导体衬底和所述第一阱区的硅通孔结构，所述硅通孔结构包括导电层以及环绕所述导电层设置的绝缘层；以及，
设于所述第一阱区内，且隔开所述器件区与所述硅通孔结构的第二阱区，所述第一阱区与所述第二阱区的导电类型不同。


2.根据权利要求1所述的半导体器件，其特征在于，所述第一阱区为P型阱区，所述第二阱区为N型阱区，所述第一阱区与所述第二阱区交界处形成PN结构。


3.根据权利要求1所述的半导体器件，其特征在于，所述第二阱区环绕所述硅通孔结构设置。


4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第一阱区内且设置于所述第二阱区之上的隔离层，所述隔离层与所述第二阱区一起隔开所述器件区与所述硅通孔结构。


5.根据权利要求1所述的半导体器件，其特征在于，所述器件区包括位于所述第一阱区内且间隔设置的源极区和漏极区，位于所述源极区和所述漏极区之间的第一阱区上的栅极氧化层，以及位于所述栅极氧化层上...

【专利技术属性】
技术研发人员：汪恒，徐静静，段念，周俊，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42