半导体结构及其形成方法技术

本公开描述了可以消除或最小化在铁电场效应晶体管的金属栅极层上形成氧化物的方法。在一些实施例中，该方法包括提供在其上具有鳍的衬底；以及在鳍上沉积界面层；在界面层上沉积铁电层；在铁电层上沉积金属栅极层；使金属栅极层暴露于金属卤化物气体；执行后金属化退火，其中在不发生真空中断的情况下将金属栅极层暴露于金属卤化物气体和执行后金属化退火。本公开的实施例还涉及半导体结构及其形成方法。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术的实施例涉及半导体结构及其形成方法。
技术介绍
在速度和功耗方面，按比例缩放金属氧化物半导体场效应晶体管(MOSFET)已成为提高硅互补金属氧化物半导体(CMOS)技术性能的优选设计选择。但是，MOSFET具有亚阈值电压摆幅，亚阈值电压摆幅被限制在例如60mV/10倍的理想值。由于此限制，从按比例缩放获得附加的驱动电压和功耗益处可能具有挑战。
技术实现思路
本专利技术的实施例提供了一种形成半导体结构的方法，包括：提供衬底，鳍位于所述衬底上；在所述鳍上沉积界面层；在所述界面层上沉积铁电层；在所述铁电层上沉积金属栅极层；使所述金属栅极层暴露于金属卤化物气体；以及执行后金属化退火，其中，在不发生真空中断的情况下将所述金属栅极层暴露于所述金属卤化物气体和执行所述后金属化退火。本专利技术的另一实施例提供了一种形成半导体结构的方法，包括：提供衬底，鳍位于所述衬底上；在所述鳍上沉积界面层；沉积第一金属栅极层；执行第一原位工艺，包括：用金属卤化物气体处理所述第一金属栅极层；和在处理后的第一金属栅极层上沉积铁电层；执行第二原位工艺，包括：在所述铁电层上形成第二金属栅极层；和通过用硅基气体处理所述第二金属栅极层在所述第二金属栅极层上形成硅基覆盖层；以及退火所述衬底以使所述铁电层结晶。本专利技术的又一实施例提供了一种半导体结构，包括：衬底，鳍位于所述衬底上；介电层，设置在所述衬底上并且覆盖所述鳍的底侧面；以及栅极堆叠，堆叠所述鳍，其中，堆叠栅极堆叠包括：界面层，位于所述鳍的未被所述介电层覆盖的侧面上；铁电层，位于所述界面层上；第一金属栅极层，所述铁电层上；以及第一硅基覆盖层，位于所述第一金属栅极层上。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1是根据一些实施例的部分制造的铁电场效应晶体管的三维透视图。图2是根据一些实施例的部分制造的铁电场效应晶体管的栅极堆叠的截面图。图3是根据一些实施例的部分制造的铁电场效应晶体管的栅极堆叠的截面图。图4是根据一些实施例的用于消除或减轻在部分制造的铁电场效应晶体管的栅极堆叠的金属栅极层上形成金属氧化物的方法的流程图。图5A至图5C是根据一些实施例的在各个制造操作期间的部分制造的铁电场效应晶体管的栅极堆叠的截面图。图6是根据一些实施例的用于消除或减轻在部分制造的铁电场效应晶体管的栅极堆叠的金属栅极层上形成金属氧化物的的方法的流程图。图7A至图7D是根据一些实施例的在各个制造操作期间的部分制造的铁电场效应晶体管的栅极堆叠的截面图。图8是根据一些实施例的用于消除或减轻在部分制造的铁电场效应晶体管的栅极堆叠的金属栅极层上形成金属氧化物的方法的流程图。图9A至图9F是根据一些实施例的在各个制造操作期间的部分制造的铁电场效应晶体管的栅极堆叠的截面图。图10A至图10E是根据一些实施例的在各个制造操作期间的部分制造的铁电场效应晶体管的栅极堆叠的截面图。图11是根据一些实施例的部分制造的铁电场效应晶体管的三维透视图。具体实施方式下面的公开内容提供了用于实现本专利技术的不同部件的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例而不旨在限制本公开。例如，在下面的描述中，在第二部件上方或之上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件以使得第一部件和第二部件可以不直接接触的实施例。此外，在本文中可能使用空间相关术语(例如“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个元件或部件相对于另一个(一些)元件或部件的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相对描述符同样可以被相应地解释。本文使用的术语“标称”是指用于组件或工艺操作的特性或参数的、在产品或工艺的设计阶段设置的期望值或目标值以及高于和/或低于期望值的值。值的范围通常是由于制造工艺或公差的细微变化。在一些实施例中，术语“约”和“基本上”可以例如指示在给定数量的值，给定数量的值在目标值的5％内(例如，目标值的±1％、±2％、±3％、±4％、±5％)变化。本文使用的“垂直”是指标称地垂直于衬底的表面。在每单位面积中晶体管密度高的集成电路(IC)中，热量产生和散发可能是具有挑战性的。控制具有大器件密度的电路中的热量产生的一种方法是减少金属氧化物场效应晶体管(MOSFET)消耗的功率。由于MOSFET的驱动电压表现出二次方的功率依赖性，因此降低驱动电压将降低MOSFET消耗的功率。然而，降低驱动电压也将减小导通电流，并减小导通电流与截止电流之间的比率。降低MOSFET的驱动电压但保持晶体管的导通电流与截止电流比率的一种方法是减小MOSFET的亚阈值摆幅。但是，在室温下，MOSFET的亚阈值摆幅固定为例如60mV/十倍并且这对功率缩放构成了根本限制。例如通过形成负电容FET(“NC-FET”)或铁电FET(“FeFET”)将铁电材料引入晶体管的栅极堆叠中，可以降低晶体管的亚阈值电压摆幅到低于60mV/十倍的阈值。结果，FeFET需要较低的工作电压以生成与MOSFET相同的电流密度以及使用更少的功率—这得到改善的电池寿命、更低的能源成本和更少的热量产生。此外，与MOSFET相比FeFET的截止电流更低这是由于FeFET的亚阈值电压摆幅较陡(例如，<60mV/十倍)。在晶体管的栅极堆叠中添加铁电材料不是简单的任务并且具有其自身的集成挑战。例如，在设置于铁电材料上的金属栅电极的外表面上非故意地形成金属氧化物层(例如，由于工艺操作之间的真空中断(vacuumbreak))可以在诸如后金属化退火(PMA)工艺的后续退火工艺期间成为氧化物层的氧扩散源，氧化物层形成在金属栅电极与铁电材料之间的界面处。界面金属氧化物可以使铁电材料去极化、增加栅极电阻、和损害FeFET的电性能。因此，消除金属栅电极和铁电材料之间的界面氧化物是必须的，以实现改善的器件性能和可靠性。本公开的实施例针对可以通过防止在金属栅极层的表面上形成由栅极堆叠形成期间的真空中断导致的金属氧化物层来消除或最小化形成在金属栅极层和铁电层之间界面氧化物的方法。在一些实施例中，本文所述的方法包括去除在PMA工艺之前形成在金属栅极层上的金属氧化物的金属卤化物气体处理。在一些实施方案中，金属卤化物气体处理和PMA工艺是原位执行的(例如，没有真空中断)。在一些实施例中，如果异位执行PMA工艺，则金属栅极层经受含硅气体处理以在异位PMA工艺之前在栅极金属层上形成保护性的硅基覆盖层。在一些实施例中，如果FeFET包括内部金属栅极层，则本文档来自技高网...

【技术保护点】
1.一种形成半导体结构的方法，包括：/n提供衬底，鳍位于所述衬底上；/n在所述鳍上沉积界面层；/n在所述界面层上沉积铁电层；/n在所述铁电层上沉积金属栅极层；/n使所述金属栅极层暴露于金属卤化物气体；以及/n执行后金属化退火，其中，在不发生真空中断的情况下将所述金属栅极层暴露于所述金属卤化物气体和执行所述后金属化退火。/n

【技术特征摘要】
20190917 US 16/573,4981.一种形成半导体结构的方法，包括：
提供衬底，鳍位于所述衬底上；
在所述鳍上沉积界面层；
在所述界面层上沉积铁电层；
在所述铁电层上沉积金属栅极层；
使所述金属栅极层暴露于金属卤化物气体；以及
执行后金属化退火，其中，在不发生真空中断的情况下将所述金属栅极层暴露于所述金属卤化物气体和执行所述后金属化退火。


2.根据权利要求1所述的方法，其中，将所述金属栅极层暴露于所述金属卤化物气体包括：将所述金属栅极层暴露于六氟化钨(WF6)、五氟化钽(TaF5)、五氯化钨(WCl5)或五氯化钽(TaCl5)。


3.根据权利要求1所述的方法，其中，将所述金属栅极层暴露于所述金属卤化物气体包括：将所述衬底加热至约350℃至约600℃之间的温度。


4.根据权利要求1所述的方法，其中，将所述金属栅极层暴露于所述金属卤化物气体包括：去除约0.5nm至约1.5nm之间的金属氧化物层。


5.根据权利要求1所述的方法，其中，将所述金属栅极层暴露于所述金属卤化物气体包括：通过真空中断去除形成在所述金属栅极层上的金属氧化物层。


6.根据权利要求1所述的方法，其中，沉积...

【专利技术属性】
技术研发人员：林政明，杨世海，方子韦，徐志安，赵皇麟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71