一种测试组件及测试方法技术

本发明专利技术实施例公开了一种测试组件及其测试方法。所述测试组件包括：基底，以及位于所述基底上的第一测试结构和第二测试结构；所述第一测试结构包括第一待测器件，所述第一待测器件包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层；所述第二测试结构包括第二待测器件、第一熔丝和二极管；所述第二待测器件包括第二栅介质层以及位于所述第二栅介质层上的第二栅极层；所述二极管导电连接于所述第二栅极层与所述基底之间，所述第一熔丝导电连接于所述第二栅极层与所述二极管之间；其中，所述第一待测器件和所述第二待测器件具有在同样的工艺条件下制备得到的相同结构。在同样的工艺条件下制备得到的相同结构。在同样的工艺条件下制备得到的相同结构。

【技术实现步骤摘要】
一种测试组件及测试方法


[0001]本专利技术属于半导体领域，具体涉及一种测试组件及测试方法。

技术介绍

[0002]在芯片制程中，有很多工艺步骤会用到等离子体，等离子体是正负离子、电子的混合体。当存在电压不平衡状态时，会有电流通过金属传导至栅介质，对栅介质造成损伤。
[0003]传统对栅介质进行可靠性评估时，所有影响栅介质可靠性的工艺因素都混合在一起，无法确切的获知等离子体对栅介质可靠性的影响。

技术实现思路

[0004]有鉴于此，本专利技术实施例为解决
技术介绍
中存在的至少一个问题而提供一种测试结构及其测试方法。
[0005]为了达到上述目的，本专利技术的技术方案是这样实现的：
[0006]本专利技术实施例提供了一种测试组件，包括：基底，以及位于所述基底上的第一测试结构和第二测试结构；
[0007]所述第一测试结构包括第一待测器件，所述第一待测器件包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层；
[0008]所述第二测试结构包括第二待测器件、第一熔丝和二极管；所述第二待测器件包括第二栅介质层以及位于所述第二栅介质层上的第二栅极层；所述二极管导电连接于所述第二栅极层与所述基底之间，所述第一熔丝导电连接于所述第二栅极层与所述二极管之间；
[0009]其中，所述第一待测器件和所述第二待测器件具有在同样的工艺条件下制备得到的相同结构。
[0010]上述方案中，还包括：第三测试结构；所述第三测试结构包括第二熔丝，所述第二熔丝与所述第一熔丝具有在同样的工艺条件下制备得到的相同结构。
[0011]上述方案中，所述第一熔丝和所述第二熔丝均包括电子熔丝。
[0012]上述方案中，所述第一熔丝的材料包括多晶硅。
[0013]上述方案中，所述第一栅极层和所述第二栅极层的材料均包括：金属或多晶硅。
[0014]上述方案中，所述测试组件用于确定在所述同样的工艺条件下等离子体损伤对所述第一栅介质层可靠性的影响。
[0015]本专利技术实施例还提供了一种测试方法，所述方法包括：
[0016]提供一测试组件，所述测试组件为上述任一实施例所述的测试组件；
[0017]将所述第一熔丝熔断；
[0018]对所述第一待测器件和所述第二待测器件分别进行同样条件的栅介质可靠性测试，以获得相应的第一测试结果和第二测试结果；
[0019]基于所述第一测试结果和所述第二测试结果，确定在所述同样的工艺条件下等离
子体损伤对所述第一栅介质层可靠性的影响。
[0020]上述方案中，所述测试组件还包括一第三测试结构，所述第三测试结构包括第二熔丝，所述第二熔丝与所述第一熔丝具有在同样的工艺条件下制备得到的相同结构；
[0021]在将所述第一熔丝熔断之前，所述方法还包括：在所述第二熔丝上施加脉冲电流，将所述第二熔丝结构达到熔断状态时施加的脉冲电流的大小和宽度确定为所述第一熔丝的熔断条件；
[0022]所述将所述第一熔丝熔断，包括：基于确定的所述熔断条件，将所述第一熔丝结构熔断。
[0023]上述方案中，在将所述第一熔丝熔断之前，所述方法还包括：对所述测试组件的所述第一待测器件和所述第二待测器件进行等离子体处理。
[0024]上述方案中，所述栅介质可靠性测试包括：栅介质经时击穿测试。
[0025]本专利技术实施例所提供的测试组件及其测试方法，其中，所述测试组件包括：基底，以及位于所述基底上的第一测试结构和第二测试结构；所述第一测试结构包括第一待测器件，所述第一待测器件包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层；所述第二测试结构包括第二待测器件、第一熔丝和二极管；所述第二待测器件包括第二栅介质层以及位于所述第二栅介质层上的第二栅极层；所述二极管导电连接于所述第二栅极层与所述基底之间，所述第一熔丝导电连接于所述第二栅极层与所述二极管之间；其中，所述第一待测器件和所述第二待测器件具有在同样的工艺条件下制备得到的相同结构。在所述第二测试结构中，由于二极管的存在，所述第二待测器件在芯片制程中未受到等离子体的损害。反之，在所述第一测试结构中，所述第一待测器件由于没有保护二极管的存在，其在芯片制程中会受到等离子体的损害。从而，在相同的测试条件下分别对所述第一待测器件和所述第二待测器件进行栅介质可靠性测试(GOI)，对比测试结果，可以准确的评估等离子体损伤对所述第一栅介质层可靠性的影响。
附图说明
[0026]图1为等离子体损害栅介质层的示意图；
[0027]图2a和图2b分别为相关技术中栅介质可靠性测试结构的俯视图和剖视图；
[0028]图3为本专利技术实施例提供的测试组件的示意图；
[0029]图4a和图4b分别为本专利技术实施例提供的第一待测器件的俯视图和剖视图；
[0030]图5为本专利技术实施例提供的第二测试结构的电路连接示意图；
[0031]图6为本专利技术实施例提供的第二熔丝的剖面示意图；
[0032]图7为本专利技术实施例提供的测试方法的流程示意图；
[0033]图8为本专利技术实施例提供的第二熔丝熔断测试的示意图；
[0034]图9为本专利技术实施例提供的栅介质经时击穿测试的示意图。
具体实施方式
[0035]下面结合附图及具体实施例对本专利技术作进一步详细的说明。
[0036]下面将参照附图更详细地描述本专利技术公开的示例性实施方式。虽然附图中显示了本专利技术的示例性实施方式，然而应当理解，可以以各种形式实现本专利技术，而不应被这里阐述
的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本专利技术，并且能够将本专利技术公开的范围完整的传达给本领域的技术人员。
[0037]在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
[0038]在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0039]应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测试组件，其特征在于，包括：基底，以及位于所述基底上的第一测试结构和第二测试结构；所述第一测试结构包括第一待测器件，所述第一待测器件包括第一栅介质层以及位于所述第一栅介质层上的第一栅极层；所述第二测试结构包括第二待测器件、第一熔丝和二极管；所述第二待测器件包括第二栅介质层以及位于所述第二栅介质层上的第二栅极层；所述二极管导电连接于所述第二栅极层与所述基底之间，所述第一熔丝导电连接于所述第二栅极层与所述二极管之间；其中，所述第一待测器件和所述第二待测器件具有在同样的工艺条件下制备得到的相同结构。2.根据权利要求1所述的测试组件，其特征在于，还包括：第三测试结构；所述第三测试结构包括第二熔丝，所述第二熔丝与所述第一熔丝具有在同样的工艺条件下制备得到的相同结构。3.根据权利要求2所述的测试组件，其特征在于，所述第一熔丝和所述第二熔丝均包括电子熔丝。4.根据权利要求1所述的测试组件，其特征在于，所述第一熔丝的材料包括多晶硅。5.根据权利要求1所述的测试组件，其特征在于，所述第一栅极层和所述第二栅极层的材料均包括：金属或多晶硅。6.根据权利要求1所述的测试组件，其特征在于，所述测试组件用于确定在所述同样的工艺条件下等离子体损伤对所述第一栅...

【专利技术属性】
技术研发人员：朱晓娟，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：