半导体结构制造技术

本公开实施例提供一种半导体结构。半导体结构包括栅极堆叠、间隔物、第一蚀刻停止层、第一介电层及第二介电层。栅极堆叠设置在半导体基板上，并且具有第一高度；间隔物设置在栅极堆叠的侧壁上，并且具有第二高度，第二高度大于第一高度；第一蚀刻停止层设置在栅极间隔物的侧壁上，并且具有第三高度，第三高度大于第二高度。第一介电层设置在栅极堆叠上，并且接触栅极间隔物以及第一蚀刻停止层；第二介电层设置在第一介电层上，并且接触第一蚀刻停止层。层。层。

【技术实现步骤摘要】
半导体结构


[0001]本专利技术实施例涉及一种半导体结构及其形成方法，尤其涉及一种具有双层自对准接触件的半导体结构及其形成方法。

技术介绍

[0002]集成电路已经发展为具有较小部件尺寸的先进技术。在这些先进技术中，装置(例如，晶体管)微缩化，因此会引起各种问题，例如接触件至栅极桥接问题。此外，三维晶体管，例如具有鳍式有源区(FinFETs)或全绕式栅极(gate-all-around,GAA)的场效晶体管，期望具有有效的栅极-通道耦合、减小的装置尺寸(例如用于短通道控制的窄鳍片宽度)以及增进的装置性能。然而，随着装置尺寸的微缩化，各种导电部件，包括金属栅极以及内连线部件，例如接触件以及导孔，不断缩小，从而导致各种挑战，例如高连接电阻、蚀刻损失以及对准问题。为了缩小部件尺寸，同时增加接触电阻、减少过度偏移以及减少蚀刻损失，其存在各种挑战，包括材料整合、工艺以及设计限制。这于FinFETs及GAA场效晶体管甚至变得更糟。因此，需要一种导电结构及方法以解决这些问题，以提高电路性能及可靠性。

技术实现思路

[0003]本专利技术实施例的目的在于提供一种半导体结构，以解决上述至少一个问题。
[0004]本专利技术实施例提供一种半导体结构。半导体结构包括栅极堆叠，设置在半导体基板上，并且具有第一高度；间隔物，设置在栅极堆叠的侧壁上，并且具有第二高度，第二高度大于第一高度；第一蚀刻停止层，设置在栅极间隔物的侧壁上，并且具有第三高度，第三高度大于第二高度；第一介电层，设置在栅极堆叠上，并且接触栅极间隔物以及第一蚀刻停止层；以及第二介电层，设置在第一介电层上，并且接触第一蚀刻停止层。
[0005]本专利技术实施例提供一种制造半导体结构的方法。方法包括：在半导体基板上形成栅极堆叠，栅极堆叠的侧壁上具有栅极间隔物，栅极间隔物的侧壁上具有蚀刻停止层，并且层间介电(ILD)层围绕栅极堆叠、栅极间隔物以及蚀刻停止层；将栅极堆叠回蚀刻至第一高度，从而形成沟槽；蚀刻栅极间隔物至第二高度，第二高度大于第一高度；沉积第一介电层于沟槽之中；凹蚀第一介电层；去除第一介电层上方的蚀刻停止层的部分，使得蚀刻停止层具有第三高度，第三高度大于第二高度；以及形成第二介电层于第一介电层以及蚀刻停止层之上，第二介电层横向接触层间介电层的侧壁。
[0006]本专利技术实施例提供一种半导体结构，包括：栅极堆叠，设置于半导体基板之上；间隔物，设置于栅极堆叠的侧壁之上；蚀刻停止层，设置在栅极间隔物的第一侧壁之上；第一介电层，设置在栅极堆叠之上，并接触栅极间隔物以及蚀刻停止层，第一介电层具有T形；以及第二介电层，设置第一介电层之上，并接触蚀刻停止层，第二介电层宽于第一介电层。
附图说明
[0007]以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，
各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
[0008]图1根据本公开一些实施例，为半导体结构的截面图，示出双层T形自对准接触件(self-aligned contact,SAC)。
[0009]图2A至图2C根据本公开一些实施例，为半导体结构的截面图，示出各种蚀刻选择性。
[0010]图3A及图3B根据本公开一些实施例，为图2B的半导体结构放大的截面图，示出各种VG至MD距离。
[0011]图4A及图4B根据本公开一些实施例，为半导体结构的截面图，示出在图4A中具有重叠移位的槽VG以及在图4B中没有重叠移位的槽VG。
[0012]图5根据本公开一些实施例，为制造半导体结构的工艺的流程图。
[0013]图6A至图6O根据本公开一些实施例，为在各种制造阶段的半导体结构的截面图。
[0014]图7根据本公开一些实施例，为半导体结构的截面图，示出各种材料及尺寸。
[0015]附图标记如下：
[0016]100:半导体结构
[0017]102:基板
[0018]108:源极/漏极
[0019]112:栅极堆叠
[0020]114:栅极间隔物
[0021]116:蚀刻停止层
[0022]118:第一层间介电(ILD)层
[0023]120:第一自对准接触(SAC)介电部件
[0024]122:第二SAC介电部件
[0025]124:源极/漏极接触件
[0026]126:第三SAC介电部件
[0027]128:衬层
[0028]130:金属接触蚀刻停止层
[0029]132:第二ILD层
[0030]134:硬掩膜
[0031]136:源极/漏极接触开口
[0032]140:栅极接触开口
[0033]144:开口
[0034]148:轮廓
[0035]150:槽
[0036]152:槽
[0037]154:沟槽
[0038]158:导孔
[0039]160:导孔
[0040]162:边缘
[0041]164:边缘
[0042]166:高度差
[0043]168:高度差
[0044]170:高度差
[0045]172:高度差
[0046]174:延伸部分
[0047]176:空隙
[0048]178:高度
[0049]180:空隙
[0050]182:高度
[0051]200:工艺
[0052]202:步骤
[0053]204:步骤
[0054]206:步骤
[0055]208:步骤
[0056]210:步骤
[0057]212:步骤
[0058]214:步骤
[0059]216:步骤
[0060]218:步骤
[0061]220:步骤
[0062]222:步骤
[0063]224:步骤
[0064]226:步骤
[0065]228:步骤
[0066]230:步骤
[0067]D1:距离
[0068]D2:距离
具体实施方式
[0069]以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开实施例可在各个范例中重复参考标号及/或字母。此重复是为了简化和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。
[0070]另外，在本公开实施例中，形成一部件在另一部件上、连接及/或耦接到另一部件本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：一栅极堆叠，设置在一半导体基板上，并且具有一第一高度；一间隔物，设置在该栅极堆叠的一侧壁上，并且具有一第二高度，该第二高度大于该第一高度；一第一蚀刻停止层，设置在该栅极间隔物的一侧...

【专利技术属性】
技术研发人员：黄麟淯，游力蓁，张家豪，庄正吉，林佑明，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：