半导体装置及其制造方法制造方法及图纸

实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置具备：半导体衬底，具有第1面、设置在较第1面更深位置的第1触点部、及从第1触点部突出至较第1面更高位置的第2触点部；积层体，在第1面上交替地积层着绝缘层与电极层；及半导体膜，在第2触点部上以与第1面垂直的第1方向在积层体内延伸。在第1触点部和第2触点部的界面上，第1触点部的与第1面平行的第2方向的长度长于第2触点部的第2方向的长度。度。度。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001][相关申请案][0002]本申请案享有以日本专利申请2019-162305号(申请日：2019年9月5日)为基础申请案的优先权。本申请案因参照该基础申请案而包含基础申请案的全部内容。


[0003]本专利技术的实施方式涉及一种半导体制造装置及其制造方法。

技术介绍

[0004]半导体装置中，存在将电极层积层而成的三维积层型半导体存储装置。该三维积层型半导体存储装置的制造步骤中存在如下步骤，即，形成将半导体衬底上积层而成的积层体贯通的孔，且在该孔内使半导体材料外延生长，形成触点部。此后，在触点部之上，形成包含存储膜的半导体膜。

技术实现思路

[0005]实施方式提供一种可充分地确保半导体衬底上形成的触点部与半导体膜的连接的半导体装置及其制造方法。
[0006]实施方式的半导体装置具备：半导体衬底，具有第1面、设置在较第1面更深位置的第1触点部、及从第1触点部突出至较第1面更高位置的第2触点部；积层体，在第1面上交替地积层着绝缘层与电极层；及半导体膜，在第2触点部上以与第1面垂直的第1方向在积层体内延伸。在第1触点部和第2触点部的界面上，第1触点部的与第1面平行的第2方向的长度长于第2触点部的第2方向的长度。
附图说明
[0007]图1是第1实施方式的存储单元阵列1的立体图。
[0008]图2是图1所示的存储单元阵列1的俯视图。
[0009]图3是沿着图2所示的切断线A-A'所得的剖视图。
[0010]图4是将图3的一部分放大所得的剖视图。
[0011]图5是表示积层体的形成步骤的剖视图。
[0012]图6是表示存储孔的形成步骤的剖视图。
[0013]图7是存储孔的放大图。
[0014]图8是表示底部区域的各向异性刻蚀步骤的剖视图。
[0015]图9是表示硅结晶的外延生长及硼的离子注入步骤的剖视图。
[0016]图10是表示未掺杂层的形成步骤的剖视图。
[0017]图11是表示半导体膜的成膜步骤的剖视图。
[0018]图12是表示狭缝的形成步骤的剖视图。
[0019]图13是表示牺牲层的刻蚀步骤的剖视图。
[0020]图14是表示绝缘膜的形成步骤的剖视图。
[0021]图15是表示电极层的形成步骤的剖视图。
[0022]图16是用以说明比较例的半导体装置的制造方法的剖视图。
[0023]图17是用以说明比较例的半导体装置的制造方法的剖视图。
[0024]图18是表示变化例1的存储单元阵列的主要部分构造的剖视图。
[0025]图19是表示变化例2的存储单元阵列的主要部分构造的剖视图。
具体实施方式
[0026]以下，一面参照附图一面说明实施方式。另外，实施方式并不限定本专利技术。
[0027]以下实施方式中，说明具有三维构造的存储单元阵列的半导体存储装置。该半导体存储装置是可自由且电性地进行数据擦除及写入，且即便切断电源也可保存存储内容的非易失性半导体存储装置。
[0028](第1实施方式)
[0029]图1是第1实施方式的存储单元阵列1的立体图。图2是图1所示的存储单元阵列1的俯视图。图3是沿着图2所示的切断线A-A'所得的剖视图。在各图中，将与半导体衬底10的上表面10a(第1面)平行且相互地正交的2方向设为X方向及Y方向(第2方向)。而且，将与上表面10a垂直且相对X方向及Y方向正交的方向设为Z方向(第1方向)。
[0030]存储单元阵列1具有半导体衬底10、设置在半导体衬底10上的积层体100、多个半导体膜CL、多个分离部60、位线BL、及源极线SL。
[0031]半导体膜CL形成为在积层体100内以Z方向延伸的大致圆柱状。分离部60在半导体衬底10上在Z方向及X方向上伸展，将积层体100在Y方向上分离为多个块(或指状结构)200。多个半导体膜CL如图2所示例如交错排列。另外，多个半导体膜CL也可沿着X方向及Y方向以正方晶格排列。
[0032]多个位线BL设置在积层体100的上方。多个位线BL是Y方向上延伸的例如金属膜。多个位线BL在X方向上彼此分离。
[0033]半导体衬底10是例如硅衬底。半导体衬底10如图3所示具有多个第1触点部11及多个第2触点部12。第1触点部11及第2触点部12是在形成在半导体衬底10上的存储孔MH中使硅外延生长所得的硅结晶层。
[0034]第1触点部11设置在较半导体衬底10的上表面10a更深的位置。而且，第1触点部11含有硼(B)。第2触点部12具有从第1触点部11突出至较上表面10a更高的位置的掺杂层12a、及设置在掺杂层12a上的未掺杂层12b。掺杂层12a与第1触点部11相同地含有硼。另一方面，未掺杂层12b不含硼。第1触点部11及掺杂层12a中所含的硼的浓度优选在1
×
10
17
～5
×
10
18
m-3
的范围内。
[0035]积层体100设置在半导体衬底10的上表面10a上。积层体100具有多个电极层70。多个电极层70隔着绝缘层72在Z方向上积层。各电极层70是金属层，且例如为钨层或钼层。而且，在半导体衬底10的上表面10a与最下层的电极层70之间，设置着绝缘层41。
[0036]图4是将图3的一部分放大所得的剖视图。如图4所示，第2触点部12的掺杂层12a的上端位于较绝缘层41更高且较最下层的电极层70更低的位置。而且，第2触点部12的未掺杂层12b的上端位于最下层的电极层70与自下而上第2层的电极层70之间。未掺杂层12b的上
端与自下而上第2层的电极层70的距离短于未掺杂层12b的上端与最下层的电极层70的距离。最下层的电极层70在较半导体衬底10的上表面10a更靠上处，将柱状的第2触点部12的侧面包围。
[0037]最下层的电极层70位于较半导体膜CL的下端更靠下方的高度。而且，绝缘膜42设置在第2触点部12的侧面与最下层的电极层70之间。第2触点部12的侧面被最下层的绝缘层72、绝缘膜42及绝缘层41覆盖。
[0038]最下层的电极层70与自下而上第2层的电极层70之间的距离大于其他电极层70间的距离。最下层的绝缘层72的厚度厚于其他绝缘层72的厚度。
[0039]半导体膜CL如图4所示具有存储膜30、半导体本体20、绝缘性芯膜50。半导体本体20、存储膜30及芯膜50在第2触点部12之上以Z方向延伸。
[0040]半导体本体20形成为管状，且在其内侧设置有芯膜50。半导体本体20为例如非晶硅膜，且半导体本体20的下端部与第2触点部12相接。半导体本体20的上端经由图1所示的触点Cb及触点V1而与位线BL连接。
[0041]存储膜30设置在较最下层的电极层70更靠上方的电极层70与半导体本体20之间，且将半导体本体20的周围包围。存储膜30是包含隧道绝缘膜31本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具有：半导体衬底，具有第1面、设置在较所述第1面更深位置的第1触点部、及从所述第1触点部突出至较所述第1面更高位置的第2触点部；积层体，在所述第1面上交替地积层着绝缘层与电极层；及半导体膜，在所述第2触点部上以与所述第1面垂直的第1方向在所述积层体内延伸；在所述第1触点部和所述第2触点部的界面上，所述第1触点部的与所述第1面平行的第2方向的长度长于所述第2触点部的所述第2方向的长度。2.根据权利要求1所述的半导体装置，其中所述第2触点部具有以所述第2方向的长度随着靠近所述积层体而变长的方式倾斜的锥形面，且所述锥形面中，硅结晶的(111)面露出最多。3.根据权利要求1所述的半导体装置，其中所述第1触点部含有硼，所述第2触点部具有含有所述硼的掺杂层、及设置在所述掺杂层上且不含所述硼的未掺杂层。4.根据权利要求3所述的半导体装置，其中所述掺杂层的上端配置在较所述积层体中的最下层的所述绝缘层更高且较最下层的所述电极层更低的位置。5.根据权利要求1所述的半导体装置，其中所述第1触点部含有硼，所述第2触点部不含所述硼。6.根据权利要求5所述的半导体装置，其中所述硼不包含在所述第1触点部中的所述第2触点部的正下方区域中，但包含在所述第1触点部中与最下层电极层对向的区域中。7.一种半导体装置的制造方法，在半导体衬底的第1面上，形成将绝缘层与牺牲层在与所述第1面垂直的第1方向上交替地积层而成的积层体，将所述积...

【专利技术属性】
技术研发人员：盐田伦也，石田贵士，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：