高介电常数金属栅MOS晶体管的制造方法技术

本发明专利技术公开了一种高介电常数金属栅MOS晶体管的制造方法，栅极的形成步骤包括：步骤一、形成包含有高介电常数层的栅介质层；步骤二、在高介电常数层表面形成第一盖帽层；步骤三、在氨气气氛下进行金属后退火以对高介电常数层进行氮化处理；步骤四、将第一盖帽层去除，之后再形成第二盖帽层，第二盖帽未受金属后退火影响而为非晶结构。本发明专利技术能降低器件的阈值电压的失配，特别是能降低FinFET的阈值电压的失配。配。配。

【技术实现步骤摘要】
高介电常数金属栅MOS晶体管的制造方法


[0001]本专利技术涉及一种半导体集成电路，特别涉及一种高介电常数金属栅(HKMG)MOS晶体管的制造方法。

技术介绍

[0002]如图1A至图1B所示，是现有高介电常数金属栅MOS晶体管的制造方法各步骤中的栅极结构的示意图；现有高介电常数金属栅MOS晶体管的制造方法中栅极的形成步骤包括：
[0003]步骤一、如图1A所示，形成栅介质层，所述栅介质层中包含有高介电常数层103。
[0004]现有中，所述栅介质层形成于半导体衬底101表面。
[0005]所述半导体衬底101包括硅衬底。
[0006]所述栅介质层中还包含有界面层，所述界面层形成于所述半导体衬底101表面，所述高介电常数层103形成于所述界面层表面。
[0007]所述界面层的材料包括氧化硅。
[0008]所述高介电常数层103的材料包括二氧化铪。
[0009]当高介电常数金属栅MOS晶体管为鳍式晶体管(FinFET)时，在所述半导体衬底101上形成有鳍体(Fin)101a；所述栅介质层覆盖在所述鳍体101a的表面，图1A中，所述栅介质层会覆盖在所述鳍体101a的两个侧面和顶部表面。
[0010]所述鳍体101a是通过对所述半导体衬底101进行刻蚀形成，所述鳍体101a会突出在所述半导体衬底101的表面，在所述鳍体101a之间形成有场氧102。
[0011]步骤二、如图1A所示，在所述高介电常数层103表面形成盖帽层104，图1A中，所述盖帽层104的晶体结构为非晶结构。现有中，所述盖帽层104的材料包括：TiN,TaN,TiSiN,TiCN,TiBN,TiAlN。
[0012]步骤三、如图1B所示，在氨气气氛下进行金属后退火，所述金属后退火对所述高介电常数层进行氮化处理以减少由所述高介电常数层103造成的器件性能偏移。
[0013]所述金属后退火同时会使所述盖帽层104为多晶结构。图1B中，单独用标记4a表示晶体结构为多晶结构的所述第一盖帽层。
[0014]之后进行后续步骤。所述栅极的后续形成步骤还包括：
[0015]步骤五、形成功函数层；
[0016]在所述功函数层的表面形成顶部盖帽层的步骤。
[0017]当所述高介电常数金属栅MOS晶体管为N型鳍式晶体管时，所述功函数层为N型功函数层；
[0018]或者，当所述高介电常数金属栅MOS晶体管为P型鳍式晶体管时，所述功函数层为P型功函数层。
[0019]N型功函数层的材料包括TiAl，TiAlC，TiALN；P型功函数层的材料包括TiN。
[0020]步骤六、形成金属栅极导电材料层。
[0021]所述金属栅极导电材料层的材料包括Al。
[0022]通常，所述栅极的形成工艺采用先栅极介质层以及后金属栅极(Gate last)工艺，步骤四完成之后，还包括步骤：
[0023]形成由多晶硅伪栅；
[0024]形成源区和漏区；
[0025]形成层间膜，进行平坦化使所述层间膜和多晶硅伪栅表面相平；
[0026]去除所述多晶硅伪栅；
[0027]之后进行步骤五和步骤六。
[0028]也能为：所述栅极的形成工艺采用后栅极介质层以及后金属栅极工艺，步骤一之前还包括步骤：
[0029]形成由伪栅介质层和多晶硅伪栅；
[0030]形成源区和漏区；
[0031]形成层间膜，进行平坦化使所述层间膜和多晶硅伪栅表面相平；
[0032]去除所述伪栅介质层和所述多晶硅伪栅；
[0033]之后进行步骤一至步骤六。
[0034]和平面MOS晶体管的栅极结构会仅从一个面对沟道区进行控制相比，FinFET的栅极结构会从2个以上的面如所述鳍体1a的两个侧面和顶部表面对沟道区进行控制，故能提升器件的性能，当工艺节点缩小到25nm以下时，现有平面MOS晶体管会出现漏电较大的问题，通常会采用FinFET。平面MOS晶体管中，阈值电压(Vt)受沟道区的掺杂浓度影响较大，阈值电压波动(Vt variation，VTV)主要受沟道区的掺杂浓度的偏移决定。但是，和平面MOS晶体管相比，FinFET中的沟道区的掺杂浓度会较低，这会使得栅极结构中的功函数的偏移对器件的VTV占比增加设置占主要作用，上面描述的现有方法容易造成器件的阈值电压失配(Vt mismatch，VTMM)。

技术实现思路

[0035]本专利技术所要解决的技术问题是提供一种高介电常数金属栅MOS晶体管的制造方法，能减少高介电常数层造成的器件的性能偏移同时能降低器件的阈值电压波动。
[0036]为解决上述技术问题，本专利技术提供的高介电常数金属栅MOS晶体管的制造方法中栅极的形成步骤包括：
[0037]步骤一、形成栅介质层，所述栅介质层中包含有高介电常数层。
[0038]步骤二、在所述高介电常数层表面形成第一盖帽层。
[0039]步骤三、在氨气气氛下进行金属后退火，所述金属后退火对所述高介电常数层进行氮化处理以减少由所述高介电常数层造成的器件性能偏移，所述金属后退火同时使所述第一盖帽层为多晶结构。
[0040]步骤四、将所述第一盖帽层去除，之后再形成第二盖帽层，所述第二盖帽层保持为非晶结构，非晶结构的所述第二盖帽层的功函数波动小于多晶结构的所述第一盖帽层，通过所述第二盖帽层替换所述第一盖帽层来降低器件的阈值电压的失配。
[0041]进一步的改进是，步骤四包括如下分步骤：
[0042]在氧气气氛下进行第二次退火以使所述高介电常数层和所述第一盖帽层之间的界面氧化，从而有利于所述第一盖帽层去除，并减小在去除过程中对所述高介电常数层的
损伤；
[0043]去除所述第一盖帽层。
[0044]进一步的改进是，所述第一盖帽层的材料包括：
[0045]TiN,TaN,TiSiN,TiCN,TiBN,TiAlN。
[0046]进一步的改进是，所述第二盖帽层的材料包括：
[0047]TiN,TaN,TiSiN,TiCN,TiBN,TiAlN。
[0048]进一步的改进是，步骤一中，所述栅介质层形成于半导体衬底表面。
[0049]进一步的改进是，所述半导体衬底包括硅衬底。
[0050]进一步的改进是，步骤一中，所述栅介质层中还包含有界面层，所述界面层形成于所述半导体衬底表面，所述高介电常数层形成于所述界面层表面。
[0051]进一步的改进是，所述栅极的形成步骤还包括：
[0052]步骤五、形成功函数层；
[0053]步骤六、形成金属栅极导电材料层。
[0054]进一步的改进是，在形成所述功函数层之后以及形成所述金属栅极导电材料层之前，还包括在所述功函数层的表面形成顶部盖帽层的步骤。
[0055]进一步的改进是，高介电常数金属栅MOS晶体管为鳍式晶体管，在所述半导体衬底上形成有鳍体；所述栅介质本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高介电常数金属栅MOS晶体管的制造方法，其特征在于，栅极的形成步骤包括：步骤一、形成栅介质层，所述栅介质层中包含有高介电常数层；步骤二、在所述高介电常数层表面形成第一盖帽层；步骤三、在氨气气氛下进行金属后退火，所述金属后退火对所述高介电常数层进行氮化处理以减少由所述高介电常数层造成的器件性能偏移，所述金属后退火同时使所述第一盖帽层为多晶结构；步骤四、将所述第一盖帽层去除，之后再形成第二盖帽层，所述第二盖帽层保持为非晶结构，非晶结构的所述第二盖帽层的功函数波动小于多晶结构的所述第一盖帽层，通过所述第二盖帽层替换所述第一盖帽层来降低器件的阈值电压的失配。2.如权利要求1所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：步骤四包括如下分步骤：在氧气气氛下进行第二次退火以使所述高介电常数层和所述第一盖帽层之间的界面氧化，从而有利于所述第一盖帽层去除，并减小在去除过程中对所述高介电常数层的损伤；去除所述第一盖帽层。3.如权利要求1所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：所述第一盖帽层的材料包括：TiN,TaN,TiSiN,TiCN,TiBN,TiAlN。4.如权利要求1所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：所述第二盖帽层的材料包括：TiN,TaN,TiSiN,TiCN,TiBN,TiAlN。5.如权利要求1所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：步骤一中，所述栅介质层形成于半导体衬底表面。6.如权利要求5所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：所述半导体衬底包括硅衬底。7.如权利要求5所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于：步骤一中，所述栅介质层中还包含有界面层，所述界面层形成于所述半导体衬底表面，所述高介电常数层形成于所述界面层表面。8.如权利要求5所述的高介电常数金属栅MOS晶体管的制造方法，其特征在于，所述栅极的形成步骤还包括：步骤五、形成功函数层；步骤六、形成金属栅极导电材料层。9.如权利...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：