积层体的制造方法技术

本发明专利技术公开了一种积层体的制造方法。形成基底层。形成多层结构于基底层上，多层结构包含依序堆叠的元件层、牺牲层以及保护层。蚀刻移除多层结构的元件层、牺牲层与保护层，以形成图案化多层结构。形成第一介电质层，并且第一介电质层覆盖多层结构的侧面。研磨移除部分第一介电质层与部分保护层。蚀刻移除图案化多层结构的保护层，以显露出牺牲层。形成通孔于第一介电质层，以显露出基底层。蚀刻移除图案化多层结构的牺牲层，以形成开孔于第一介电质层，并且开孔显露出元件层的上表面。

【技术实现步骤摘要】
积层体的制造方法
本专利技术涉及一种积层体(laminationlayers)的制造方法，特别是一种半导体装置中的积层体制造方法。
技术介绍
电子工业对更小更快的电子元件的需求不断增长，特别是同时能够支持更多日益复杂和精密功能的电子元件。因此，在半导体工业中持续朝着制造低成本、高性能和缩小装置尺寸的方向发展。然而，尺寸的微缩也为半导体工艺带来了更多的复杂性。因此，需要半导体工艺和技术有相应的进步才能实现半导体装置的持续发展。例如，通过改进工艺技术和电路设计，平面式存储器单元可以缩小到更小的尺寸。广泛应用的半导体装置的小型化方式为集成电路，当中各个不同层的元件堆叠成而形成积层体，并且积层体中的各层元件在垂直方向上的良好电性连接是很重要的。关于集成电路的制造，其中一个工艺是采用化学机械研磨工艺(CMPprocess)移除部分电性绝缘层，以使埋设于电性绝缘层中的金属元件和/或半导体元件显露出来。一般来说，执行化学机械研磨的研磨垫会自动侦测是否已经接触到金属元件/半导体元件，进而结束化学机械研磨的工艺，这种停止研磨的方式属于利用研磨停止层(St本文档来自技高网...

【技术保护点】
1.一种积层体的制造方法，其特征在于，该积层体的制造方法包含：/n形成一基底层；/n形成一多层结构于该基底层上，该多层结构包含依序堆叠的一元件层、一牺牲层以及一保护层；/n蚀刻移除该多层结构的该元件层、该牺牲层与该保护层，以形成一图案化多层结构；/n形成一第一介电质层，并且该第一介电质层覆盖该多层结构的一侧面；/n研磨移除部分该第一介电质层与部分该保护层；/n蚀刻移除该图案化多层结构的该保护层，以显露出该牺牲层；/n形成一通孔于该第一介电质层，以显露出该基底层；以及/n蚀刻移除该图案化多层结构的该牺牲层，以形成一开孔于该第一介电质层，并且该开孔显露出该元件层的一上表面。/n

【技术特征摘要】
1.一种积层体的制造方法，其特征在于，该积层体的制造方法包含：
形成一基底层；
形成一多层结构于该基底层上，该多层结构包含依序堆叠的一元件层、一牺牲层以及一保护层；
蚀刻移除该多层结构的该元件层、该牺牲层与该保护层，以形成一图案化多层结构；
形成一第一介电质层，并且该第一介电质层覆盖该多层结构的一侧面；
研磨移除部分该第一介电质层与部分该保护层；
蚀刻移除该图案化多层结构的该保护层，以显露出该牺牲层；
形成一通孔于该第一介电质层，以显露出该基底层；以及
蚀刻移除该图案化多层结构的该牺牲层，以形成一开孔于该第一介电质层，并且该开孔显露出该元件层的一上表面。


2.如权利要求1所述的积层体的制造方法，其特征在于，更包含：
在形成该第一介电质层覆盖该多层结构之前，形成一薄膜介电质层覆盖该多层结构。


3.如权利要求1或2所述的积层体的制造方法，其特征在于，更包含：
通过沉积工艺形成一金属导电层于该开孔内、该通孔内以及该第一介电质层的一顶面上，并且该金属导电层电性连接于该基底层以及该元件层，其中该基底层为金属材料。


4.如权利要求3所述的积层体的制造方法，其特征在于，更包含：
在沉积该金属导电层之前，通过沉积工艺形成一辅助层于该开孔的底部与侧壁、该通孔的底部与侧壁以及该第一介电质层的该顶面上，并且该金属导电层...

【专利技术属性】
技术研发人员：林仲汉，庄豪仁，罗国峰，许延有，
申请(专利权)人：江苏时代全芯存储科技股份有限公司，
类型：发明
国别省市：江苏;32