半导体结构制造技术

本实用新型专利技术提供一种半导体结构包括Si衬底、绝缘层、Cu柱及钝化层，由于Si衬底与绝缘层具有第一高度差D1，Cu柱与绝缘层具有第二高度差D2，且第一高度差D1大于第二高度差D2，从而可有效避免对器件的电性能造成影响，避免绝缘层内外侧Cu金属的连接，以有效避免对器件的电性能造成影响，进一步的通过钝化层可有效覆盖Si衬底，以进一步的避免后续工艺中Si衬底形成导电通道，以起到良好的绝缘效果，从而可进一步的避免对器件的电性能造成影响。

【技术实现步骤摘要】
半导体结构
本技术属于半导体制造领域，涉及半导体结构。
技术介绍
随着集成电路的功能越来越强、性能和集成度越来越高，封装技术在集成电路产品中扮演着越来越重要的角色，在整个电子系统的价值中所占的比例越来越大。晶圆级封装(WLP)技术由于具有小型化、低成本、高集成度以及具有更好的性能和更高的能源效率等优点，因此，已成为高要求的移动/无线网络等电子设备的重要的封装方法，是目前最具发展前景的封装技术之一。重新布线层(RDL)，可对芯片的焊盘的焊区位置进行重新布局，并使新焊区按照阵列排布，因此，RDL在WLP工艺中得到广泛应用。随着封装技术的发展，迫切需要高密度、小间距的RDL金属线。现有技术中，Cu金属作为导电材质被广泛应用在WLP工艺中，但由于Cu金属具有可锻性，在进行平坦化工艺后，容易残留Cu金属，而残留的Cu金属会对制备的高密度、小间距的器件的电性能造成影响。因此，提供一种半导体结构，以提高器件的电性能，实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半导体结构，用于解决现有技术中平坦化工艺后残留Cu金属降低了器件的电性能的问题。为实现上述目的及其他相关目的，本技术提供一种半导体结构，Si衬底、绝缘层、Cu柱及钝化层，其中，所述Cu柱位于所述Si衬底中，所述绝缘层包覆所述Cu柱的侧壁及底部并与所述Si衬底相接触，所述钝化层覆盖所述Si衬底、绝缘层及Cu柱，且所述Si衬底与所述绝缘层具有第一高度差，所述Cu柱与所述绝缘层具有第二高度差，且所述第一高度差大于所述第二高度差。可选地，所述第一高度差的范围包括2μm～5μm。可选地，所述第二高度差的范围包括0.1μm～0.5μm。可选地，所述绝缘层与所述Cu柱之间还包括金属种子层，且所述金属种子层与所述Cu柱具有相同高度。可选地，所述绝缘层包括SiO2层及Si3N4层中的一种或组合。可选地，所述钝化层包括SiO2层及Si3N4层中的一种或组合。如上所述，本技术的半导体结构包括Si衬底、绝缘层、Cu柱及钝化层，其中，Cu柱位于Si衬底中，绝缘层包覆Cu柱的侧壁及底部并与Si衬底相接触，钝化层覆盖Si衬底、绝缘层及Cu柱，且Si衬底与绝缘层具有第一高度差D1，Cu柱与绝缘层具有第二高度差D2，且第一高度差D1大于第二高度差D2。本技术由于Si衬底与绝缘层具有第一高度差D1，Cu柱与绝缘层具有第二高度差D2，且第一高度差D1大于第二高度差D2，从而可有效避免对器件的电性能造成影响，避免绝缘层内外侧Cu金属的连接，以有效避免对器件的电性能造成影响，进一步的通过钝化层可有效覆盖Si衬底，以进一步的避免后续工艺中Si衬底形成导电通道，以起到良好的绝缘效果，从而可进一步的避免对器件的电性能造成影响。附图说明图1显示为实施例中制备半导体结构的工艺流程示意图。图2显示为实施例中进行平坦化后的结构示意图。图3显示为实施例中进行干法刻蚀后的结构示意图。图4显示为实施例中进行湿法处理后的结构示意图。图5显示为实施例中形成钝化层后的结构示意图。元件标号说明100Si衬底200绝缘层300Cu柱400Cu金属残留500钝化层D1第一高度差D2第二高度差具体实施方式以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。如在详述本技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，遂图示中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。参阅图1～图5，本实施例提供一种半导体结构的制备方法，包括以下步骤：提供Si衬底100；图形化所述Si衬底100，以形成沟槽(未图示)；于所述沟槽中形成绝缘层200，以覆盖所述沟槽的底部及侧壁；形成Cu柱300，以填充所述沟槽；进行平坦化，以显露所述Si衬底100、绝缘层200及Cu柱300；干法刻蚀所述Si衬底100，使得所述Si衬底100与所述绝缘层200具有第一高度差D1；进行湿法处理，去除Cu金属残留400以及部分所述Cu柱300，以使所述Cu柱300与所述绝缘层200具有第二高度差D2，且所述第一高度差D1大于所述第二高度差D2；形成钝化层500，以覆盖所述Si衬底100、绝缘层200及Cu柱300。本实施例的所述半导体结构的制备方法，在进行所述平坦化后，通过所述干法刻蚀去除部分所述Si衬底100，使得所述Si衬底100与所述绝缘层200具有所述第一高度差D1，通过所述湿法处理，可去除所述Cu金属残留400，且使所述Cu柱300与所述绝缘层200具有所述第二高度差D2，且所述第一高度差D1大于所述第二高度差D2，从而可避免所述绝缘层200内外侧Cu金属的连接，以有效避免对器件的电性能造成影响；进一步的，通过所述钝化层500，可有效覆盖所述Si衬底100，避免后续工艺中所述Si衬底100形成导电通道，以起到良好的绝缘效果，从而可进一步的避免对器件的电性能造成影响。参阅图1，首先，提供Si衬底100，并图形化所述Si衬底100，以形成沟槽(未图示)。具体的，图形化所述Si衬底100的方法可采用常规的光刻方法，如采用掩膜进行图形化，所述掩膜可包括光刻胶，但并不局限于此。所述沟槽的深度、宽度及分布可根据需要进行选择，此处不作过分限制。接着，于所述沟槽中形成绝缘层200，以覆盖所述沟槽的底部及侧壁。作为示例，所述绝缘层200包括SiO2层及Si3N4层中的一种本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，所述半导体结构包括：Si衬底、绝缘层、Cu柱及钝化层，其中，所述Cu柱位于所述Si衬底中，所述绝缘层包覆所述Cu柱的侧壁及底部并与所述Si衬底相接触，所述钝化层覆盖所述Si衬底、绝缘层及Cu柱，且所述Si衬底与所述绝缘层具有第一高度差，所述Cu柱与所述绝缘层具有第二高度差，且所述第一高度差大于所述第二高度差。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，所述半导体结构包括：Si衬底、绝缘层、Cu柱及钝化层，其中，所述Cu柱位于所述Si衬底中，所述绝缘层包覆所述Cu柱的侧壁及底部并与所述Si衬底相接触，所述钝化层覆盖所述Si衬底、绝缘层及Cu柱，且所述Si衬底与所述绝缘层具有第一高度差，所述Cu柱与所述绝缘层具有第二高度差，且所述第一高度差大于所述第二高度差。


2.根据权利要求1所述的半导体结构，其特征在于：所述第一高度差的范围包括2μm～5μm。


3.根据权利要...

【专利技术属性】
技术研发人员：尹佳山，周祖源，薛兴涛，林正忠，
申请(专利权)人：中芯长电半导体江阴有限公司，
类型：新型
国别省市：江苏;32