一种半导体器件及其制造方法技术

技术编号:26768695 阅读:25 留言:0更新日期:2020-12-18 23:46
公开了一种半导体器件及其制造方法,半导体器件包括衬底,衬底中设有有源区,有源区位于衬底顶部;第一介质层,位于衬底的顶表面上,第一介质层中设有贯穿孔,贯穿孔位于有源区的顶表面上,且贯穿孔内设有导电插塞;第二介质层,位于第一介质层的顶表面上,第二介质层远离有源区部分的厚度大于靠近有源区部分的厚度;第一金属层,位于第二介质层的顶表面上,经第二介质层的侧表面向下延伸至有源区上方,并通过导电插塞与有源区电连接。该半导体器件及其制造方法通过改进第二介质层的结构,使顶层的第一金属层经由第二介质层延伸至有源区上方,无需在第二介质层中开设贯穿孔,因此简化了器件结构和制作工艺、降低了器件加工难度,提高产品良率。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及微电子
,具体涉及一种半导体器件及其制造方法。
技术介绍
现有半导体器件的结构一般包含半导体衬底、位于半导体衬底中的有源区、位于半导体衬底上方的金属层(金属布线层或引出电极)以及位于半导体衬底与金属层之间的绝缘介质层。绝缘介质层中还设有贯穿孔,贯穿孔内填充有钛、氮化钛、钨等导电材料,以实现有源区与金属层之间的电连接。在此种半导体结构中,半导体衬底与金属层之间往往会形成一个寄生的MOS电容。寄生电容的大小由绝缘介质层的厚度、绝缘介质层的介电常数和金属层的面积决定。当寄生电容大到一定程度,会影响半导体器件的频率响应等参数,使产品性能下降。为了解决上述问题,目前普遍采用增加绝缘介质层厚度的方法来降低寄生电容。但绝缘介质层厚度的增加也会导致贯穿孔的深宽比增大,一方面会增大贯穿孔的刻蚀难度,很容易造成刻蚀残留;另一方面会增大贯穿孔的填充难度,很难实现完整填充,容易形成空洞,造成器件良率下降。当然,目前也有采用制作多层较薄的绝缘介质层并多次形成贯穿孔,之后再在贯穿孔中填充导电材料,电连接各个贯本文档来自技高网...

【技术保护点】
1.一种半导体器件,包括衬底,所述衬底中设有有源区,所述有源区位于所述衬底顶部;其中,还包括:/n第一介质层,位于所述衬底的顶表面上,所述第一介质层中设有贯穿孔,所述贯穿孔位于所述有源区的顶表面上,且所述贯穿孔内设有导电插塞;/n第二介质层,位于所述第一介质层的顶表面上,所述第二介质层远离所述有源区部分的厚度大于靠近所述有源区部分的厚度;/n第一金属层,位于所述第二介质层的顶表面上,经所述第二介质层的侧表面向下延伸至所述有源区上方,并通过所述导电插塞与所述有源区电连接。/n

【技术特征摘要】
1.一种半导体器件,包括衬底,所述衬底中设有有源区,所述有源区位于所述衬底顶部;其中,还包括:
第一介质层,位于所述衬底的顶表面上,所述第一介质层中设有贯穿孔,所述贯穿孔位于所述有源区的顶表面上,且所述贯穿孔内设有导电插塞;
第二介质层,位于所述第一介质层的顶表面上,所述第二介质层远离所述有源区部分的厚度大于靠近所述有源区部分的厚度;
第一金属层,位于所述第二介质层的顶表面上,经所述第二介质层的侧表面向下延伸至所述有源区上方,并通过所述导电插塞与所述有源区电连接。


2.根据权利要求1所述的半导体器件,其中,所述第二介质层呈台阶状,所述台阶的侧表面包括倾斜面,所述第一金属层从所述台阶的顶表面经所述倾斜面向下延伸至所述有源区上方。


3.根据权利要求2所述的半导体器件,其中,所述倾斜面的顶部与所述台阶的顶表面连接,所述倾斜面的底部连接有垂直面,所述垂直面垂直于所述衬底的顶表面;
以所述倾斜面和所述垂直面对应的第二介质层的总厚度为100%计,所述倾斜面所对应的第二介质层的厚度占所述总厚度的60%~95%。


4.根据权利要求3所述的半导体器件,其中,所述第二介质层具有两级台阶,其中上级台阶的侧表面包括所述倾斜面和所述垂直面,下级台阶连接有第二金属层;
所述第一金属层从所述上级台阶的顶表面向下延伸至所述第二金属层的顶表面上,并依次经所述第二金属层和所述导电插塞与所述有源区电连接。


5.根据权利要求3所述的半导体器件,其中,所述第二介质层具有一级台阶,所述倾斜面和所述垂直面构成所述台阶的侧表面。


6.一种半导体器件的制造方法,其中,包括:
在衬底的顶表面上形成第...

【专利技术属性】
技术研发人员:韦仕贡谢小明张彦秀常国
申请(专利权)人:北京燕东微电子科技有限公司
类型:发明
国别省市:北京;11

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