【技术实现步骤摘要】
包含同步级的行波流水线
本公开总体上涉及集成电路装置中的信号时序。特别地，在一或多个实施例中，本公开涉及一种包含存储器装置中的行波流水线和同步级的行波流水线。
技术介绍
存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和闪存存储器。闪存存储器装置已发展成广泛用于电子应用的非易失性存储器的流行源。闪存存储器装置通常使用允许高存储密度、高可靠性和低功率消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮置栅极或电荷陷阱)的编程(其常常称为写入)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压的变化决定了每个单元的数据值。闪存存储器的常见用途包含个人计算机、平板计算机、数码相机、数字媒体播放器、蜂窝电话、固态驱动器和可移动存储器模块，并且用途正在增长。行波流水线可以在数据路径中用于在集成电路的不同部分(诸如存储器装置)之间发送或接收数据。在行...
【技术保护点】
1.一种行波流水线，包括：/n数据路径，包括数据输入节点和数据输出节点之间的多个行波流水线数据级和同步数据级，所述同步数据级包括用于锁存来自所述同步数据级的数据的第一数据锁存器；/n时钟路径，包括输入时钟节点和返回时钟节点之间的对应于所述多个行波流水线数据级的多个时钟级，所述多个时钟级中的每个时钟级具有被配置为等于所述多个行波流水线数据级中的所述相应的行波流水线数据级的延迟的延迟；以及/n第二数据锁存器，用于响应于所述返回时钟节点上的返回时钟信号而锁存所述数据输出节点上的所述数据，/n其中所述第一数据锁存器响应于所述时钟路径上的时钟信号而锁存来自所述同步数据级的所述数据。/n
【技术特征摘要】
20190621 US 16/448,1881.一种行波流水线，包括：
数据路径，包括数据输入节点和数据输出节点之间的多个行波流水线数据级和同步数据级，所述同步数据级包括用于锁存来自所述同步数据级的数据的第一数据锁存器；
时钟路径，包括输入时钟节点和返回时钟节点之间的对应于所述多个行波流水线数据级的多个时钟级，所述多个时钟级中的每个时钟级具有被配置为等于所述多个行波流水线数据级中的所述相应的行波流水线数据级的延迟的延迟；以及
第二数据锁存器，用于响应于所述返回时钟节点上的返回时钟信号而锁存所述数据输出节点上的所述数据，
其中所述第一数据锁存器响应于所述时钟路径上的时钟信号而锁存来自所述同步数据级的所述数据。
2.根据权利要求1所述的行波流水线，其中所述第二数据锁存器包括FIFO。
3.根据权利要求2所述的行波流水线，其中所述FIFO包括等于所述多个时钟级中的时钟级的数量的多个级。
4.根据权利要求1所述的行波流水线，其中所述同步数据级在所述多个行波流水线数据级中的第一行波流水线数据级和第二行波流水线数据级之间。
5.根据权利要求1所述的行波流水线，其中所述多个行波流水线数据级包括至少两个行波流水线数据级。
6.根据权利要求1所述的行波流水线，其中所述多个行波流水线数据级中的每个行波流水线数据级的延迟小于所述时钟信号的一个周期。
7.根据权利要求1所述的行波流水线，其中所述同步数据级的延迟小于所述时钟信号的一个周期。
8.根据权利要求1所述的行波流水线，其中所述同步数据级的延迟大于所述时钟信号的一个周期，并且
其中所述时钟路径进一步包括延迟级，使得所述第一数据锁存器响应于来自所述延迟级的延迟的时钟信号而锁存来自所述同步数据级的所述数据。
9.根据权利要求8所述的行波流水线，其中所述延迟级的延迟小于所述同步数据级的延迟。
10.根据权利要求1所述的行波流水线，其中所述数据路径包括所述数据输入节点和所述数据输出节点之间的多个同步数据级，所述多个同步数据级中的每个同步数据级包括用于锁存来自所述多个同步数据级中的所述相应的同步数据级的所述数据的第一数据锁存器，并且
其中所述多个同步数据级的每个第一数据锁存器响应于所述时钟路径上的所述时钟信号而锁存来自所述相应的同步数据级的所述数据。
11.一种存储器，包括：
存储器阵列；
同步数据级，用于响应于地址信号而从所述存储器阵列输出数据，所述同步数据级包括用于锁存所述输出数据的第一数据锁存器；
地址路径，耦合到所述同步数据级的输入，所述地址路径包括多个行波流水线地址级；
数据路径，耦合到所述同步数据级的输出，所述数据路径包括多个行波流水线数据级；
输入时钟路径，包括对应于所述多个行波流水线地址级的多...
【专利技术属性】
技术研发人员：K·沙克瑞，A·F·Z·加莱姆，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。