自对准沟槽MOSFET接触件的系统和方法技术方案

本发明专利技术涉及自对准沟槽MOSFET接触件的系统和方法。实施例提供了包括半导体器件的系统和方法，该半导体器件通过在基板的表面上形成硬质掩膜柱、在每个硬质掩膜柱的第一侧面和每个硬质掩膜柱的第二侧面上形成牺牲间隔件而制成。可在相邻牺牲间隔件之间形成开口间隙。该半导体器件还可通过以下方式形成：蚀刻硬质掩膜柱以形成柱间隙，通过开口间隙和柱间隙将栅极沟槽蚀刻到基板中，在栅极沟槽内形成栅极电极，在牺牲间隔件下方的基板中植入沟道和源极，围绕牺牲间隔件形成绝缘体层，在基板内蚀刻牺牲间隔件以形成接触沟槽，以及用导电材料填充接触沟槽以形成接触件。

【技术实现步骤摘要】
自对准沟槽MOSFET接触件的系统和方法
技术介绍
对于沟槽MOSFET器件，减小沟道区的电阻(即，RON)允许更多的电流行进通过开关。降低半导体电路的器件间距是实现较低RON的一种方式。减小器件间距的一种方式是使用将器件在基板上彼此靠近定位的光刻工艺。对于电流沟槽MOSFET制造工艺，光刻能力限于约200nm或300nm的最小器件间距。例如，KrF扫描仪具有最小约300nm的器件间距，并且ArF扫描仪具有最小约200nm的器件间距。将器件间距降低到超出最小光刻能力需要附加的技术。附图说明参考以下附图来描述实施方案。在所有幅附图中，使用相同的附图标记用于指代类似的特征和部件。附图中所示的特征未必是按比例示出的。实施方案的某些特征可能按比例上放大或者在一定程度上以示意性的形式示出的，并且出于清楚和简洁的目得的，可能未示出元件的一些细节。图1是半导体器件的一个实施方案的制造方法的流程图；图2-5是在制造方法期间半导体器件的一个实施方案的横截面侧视图；图6是半导体器件的实施方案的横截面顶视图；图7-14是在制造方法期间半导体器件的实施方案的横截面侧视图；图15是半导体器件的实施方案的横截面顶视图；图16是半导体器件的第二实施方案的可能制造方法的流程图；并且图17-20是在制造方法期间半导体器件的第二实施方案的横截面侧视图。具体实施方式本文所公开的实施方案包括在半导体器件的制造期间使用间隔件来减小器件间距而不改变光刻工艺。具体地讲，实施方案可包括在硬质掩膜组件(例如硬质掩膜柱)的任一侧上形成牺牲间隔件，然后在制造方法中稍后移除牺牲间隔件以形成接触沟槽和接触件。这些所得接触件与栅极沟槽对准，器件间距为光刻极限的约一半，由于本文所述的自对准双图案化方案，器件具有宽度与较小Si台面的较高的主体/源极比。如本文所用，“自对准”是指接触件和电极被形成为彼此对准，而不对每个接触件或电极进行光刻工艺。图1是半导体器件100的一个实施方案的制造方法1000的流程图。图2是制造方法期间半导体器件100的一个实施方案的横截面侧视图。半导体器件100在基板102上制造，该基板可包括多种材料，诸如硅、锗、砷化镓等。在方法1000的示例性实施方案中，在阶段1020处，半导体器件100包括已在基板102上形成的硬质掩膜柱106。硬质掩膜柱106可通过若干方法形成，诸如在基板102上沉积或生长均匀的硬质掩膜材料层，然后图案化该层，然后蚀刻图案，使得仅硬质掩膜的某些区域(例如硬质掩膜柱106)保留在基板102上。还可在硬质掩膜材料沉积或生长在基板102上之前施加光刻图案，使得硬质掩膜材料沉积在图案的某些区域中，而其他区域(即，由光刻光致抗蚀剂覆盖的区域)在第一位置中不接收硬质掩膜材料。用于蚀刻硬质掩膜/硬质掩膜柱106的光刻可包括KrF扫描仪光刻处理，ArF扫描仪光刻处理等。在光刻工艺之后，硬质掩膜柱106可通过受控蚀刻工艺诸如化学洗涤而减薄超过图案，以使减薄的硬质掩膜柱106具有特定的所需厚度108。硬质掩膜柱106的减薄使得硬质掩膜柱106具有小于光刻处理能力的最小光刻极限的厚度108。最小光刻极限取决于用于将掩模照明到半导体器件100上的光致抗蚀剂上的光的波长。例如，KrF扫描仪光刻处理的波长具有300nm的器件间距的最小光刻极限。ArF扫描仪光刻处理的波长具有约200nm的器件间距的最小光刻极限。如下所述，这也可转化为半导体器件100的小于光刻处理能力的最小光刻极限的其他部件。图2中的硬质掩膜柱106可以是存在于基板102上以形成半导体电路的许多硬质掩膜柱106中的一个。图3为在制造方法1000期间半导体器件100的实施方案的横截面侧视图。如阶段1030所示，半导体器件100包括围绕硬质掩膜柱106形成的牺牲间隔件110a，110b。可在施加牺牲间隔件110a，110b之前清洁基板102，使得在基板102和牺牲间隔件110a，110b之间不存在氧化物。如果在方法1000期间随时使用氧化物蚀刻化学品，则清洁确保牺牲间隔件110a，110b保持附接到基板102。牺牲间隔件110a，110b可使用多种技术形成。例如，氮化物层可作为膜均匀地沉积在基板102的整个表面上方。然后可随后向下蚀刻氮化物层以形成牺牲间隔件110a和110b。因此，当蚀刻氮化物层时，半导体器件100包括在硬质掩膜106的第一侧面112a上的第一牺牲间隔件110a，在硬质掩膜106的第二侧面112b上的第二牺牲间隔件110b，以及牺牲间隔件110a，110b之外的开口间隙114。第一牺牲间隔件110a可具有与第二牺牲间隔件110b相同的尺寸或不同的尺寸。间隙114的图案，第一牺牲间隔件110a，硬质掩膜柱106，第二牺牲间隔件110b和间隙114可根据需要重复，以覆盖基板102或被设计用于特定用途(例如，功率电流)的基板102的区域。图4示出了在阶段1040处，硬质掩膜柱106已被蚀刻掉以形成附加间隙115。蚀刻工艺被配置成移除硬质掩膜柱106而不与牺牲间隔件110a，110b或基板102相互作用。这是在沉积牺牲间隔件110a，110b之前可清洁基板102的一个原因，因为基板102可具有通过与硬质掩膜柱106相同的处理而蚀刻的原生氧化物。在示例性实施方案中，第一牺牲间隔件110a包括位于倾斜侧120和点侧面122之间的点118。点侧面122和倾斜侧120可相对于基板102成不同的角度和/或以不同方式弯曲。因此，第一牺牲间隔件110a的任一侧上的间隙114，115也可为不同的形状。在某些实施方案中(参见下图18)，牺牲间隔件110a，110b可被抛光以移除点118，使得牺牲间隔件110a，110b是正方形的，以增加每个间隙114，115均匀接收湿蚀刻工艺以形成下文所述的沟槽的可能性。图5为在制造方法1000的阶段1050期间的半导体器件100的实施方案的横截面侧视图。在每个间隙114，115中蚀刻基板102以形成栅极沟槽116。可蚀刻栅极沟槽116而不显著改变牺牲间隔件110a，110b的形状或尺寸。例如，可使用蚀刻基板102的材料而不与牺牲间隔件110a，110b的氮化物化学相互作用的湿法蚀刻或干法蚀刻工艺来蚀刻栅极沟槽116。牺牲间隔件110a，110b的形状(例如，通过抛光或蚀刻改变)也可用于调节栅极沟槽116的形状。例如，当牺牲间隔件110a未被抛光时，栅极沟槽116可在第一牺牲间隔件110a的倾斜侧120上更深，因为附加的蚀刻材料可由于较宽间隙114而进入基板102。在图5中，栅极沟槽116的侧面被示出为垂直，具有恒定宽度124，但也可将栅极沟槽116的其他形状和/或角度蚀刻到基板102中。宽度124可与硬质掩膜柱106的宽度108具有相同的尺寸，并且可为例如小于100nm。在栅极沟槽116之间存在具有宽度128的Si台面130。例如，Si台面宽度128可介于60nm和200nm之间。如上所强调，该宽度128可小于原本可对于半导体器件100实现的光刻极限。在一些本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n硅基板，所述硅基板包括表面；/n栅极电极，所述栅极电极形成于栅极沟槽中，所述栅极沟槽从所述表面延伸到所述基板中；/n沟道区，所述沟道区与所述栅极电极相邻，所述沟道区包括非均匀沟道掺杂剂分布；/n源极区，所述源极区在所述表面和所述沟道区之间与所述栅极电极相邻，所述源极区包括非均匀源极掺杂剂分布；/n绝缘体层，所述绝缘体层形成于所述基板上方；和/n源极接触件，所述源极接触件延伸穿过所述绝缘体层，其中所述源极接触件包括小于针对处理能力的最小光刻极限的宽度。/n

【技术特征摘要】
20190613 US 62/860,959;20190624 US 16/449,8901.一种半导体器件，包括：
硅基板，所述硅基板包括表面；
栅极电极，所述栅极电极形成于栅极沟槽中，所述栅极沟槽从所述表面延伸到所述基板中；
沟道区，所述沟道区与所述栅极电极相邻，所述沟道区包括非均匀沟道掺杂剂分布；
源极区，所述源极区在所述表面和所述沟道区之间与所述栅极电极相邻，所述源极区包括非均匀源极掺杂剂分布；
绝缘体层，所述绝缘体层形成于所述基板上方；和
源极接触件，所述源极接触件延伸穿过所述绝缘体层，其中所述源极接触件包括小于针对处理能力的最小光刻极限的宽度。


2.根据权利要求1所述的半导体器件，其中所述沟道掺杂剂分布包括弯曲分布，其中所述源极接触件正下方的掺杂剂浓度低于远离所述源极...

【专利技术属性】
技术研发人员：相馬充，正博新保，正樹藏前，耕平内田，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US