三维存储器结构及其制备方法技术

本发明专利技术提供一种三维存储器结构及其制备方法，包括提供一第一半导体衬底；栅极堆叠结构，具有沿第一方向依次设置的核心区和台阶区域，所述核心区域中形成有垂直沟道结构；若干共源线，沿所述第一方向延伸，所述共源线包括相互连接的源线主体部和源线凸出部，所述源线主体部填满栅极隔槽，所述源线凸出部位于所述栅极隔槽上且与所述源线主体部接触；若干源线互连线，沿所述第一方向间隔设置于所述栅极堆叠结构上，每条所述源线互连线至少与相邻的两条所述共源线的所述源线凸出部连接。本发明专利技术的三维存储器结构，不仅可以改善3D NAND结构的稳定性，而且工艺简单不用额外增加成本。

【技术实现步骤摘要】
三维存储器结构及其制备方法
本专利技术属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。
技术介绍
芯片制作过程中，硅衬底(SiSubstrate)作为制作芯片的载体，随着芯片层数的增加，需要用到更多的介质薄膜(其材质例如可以是四乙氧基硅烷TEOS，氮化钛SIN，多晶硅POLY)。以3DNAND为例，在3DNAND中的台阶区域SS，沟道结构CH，栅极间隙区域(GLArea)需要填充更多的介质，与此同时薄膜结构也会变得复杂，加上在制备过程中的退火处理之后,薄膜会发生形变，硅衬底很难支撑薄膜应力导致的晶圆(Wafer)形变，最终导致晶圆发生弧形变形(Arcing)或者无法在机台中进行工艺步骤，这是因为每一个机台对晶圆弯曲(Waferbow)有限制(Limitation)。在3DNAND中，栅极间隙GL会将整个堆叠结构的核心区GB和台阶区域SS切成小块，随着氮化物-氧化物薄膜(NOFilm)的层数增加，结构会不稳定，同时由于工艺的限制，需要将沟道底部多晶硅(CHBottomPOLY)侧向引出，当底部的SACPOLYRemove之本文档来自技高网...

【技术保护点】
1.一种三维存储器结构，其特征在于，所述三维存储器结构包括：/n第一半导体衬底；/n栅极堆叠结构，具有沿第一方向依次设置的核心区和台阶区域，所述核心区域中形成有垂直沟道结构；/n若干共源线，沿所述第一方向延伸，所述共源线包括相互连接的源线主体部和源线凸出部，所述源线主体部填满栅极隔槽，所述源线凸出部位于所述栅极隔槽上且与所述源线主体部接触；/n若干源线互连线，沿所述第一方向间隔设置于所述栅极堆叠结构上，每条所述源线互连线至少与相邻的两条所述共源线的所述源线凸出部连接，所述源线互连线位于所述核心区域和/或所述台阶区域。/n

【技术特征摘要】
1.一种三维存储器结构，其特征在于，所述三维存储器结构包括：
第一半导体衬底；
栅极堆叠结构，具有沿第一方向依次设置的核心区和台阶区域，所述核心区域中形成有垂直沟道结构；
若干共源线，沿所述第一方向延伸，所述共源线包括相互连接的源线主体部和源线凸出部，所述源线主体部填满栅极隔槽，所述源线凸出部位于所述栅极隔槽上且与所述源线主体部接触；
若干源线互连线，沿所述第一方向间隔设置于所述栅极堆叠结构上，每条所述源线互连线至少与相邻的两条所述共源线的所述源线凸出部连接，所述源线互连线位于所述核心区域和/或所述台阶区域。


2.根据权利要求1所述的三维存储器结构，其特征在于，所述共源线包括第一源线段和第二源线段；所述第一源线段填充于栅极隔槽的部分高度内，所述第二源线段包括填入部和所述源线凸出部，所述填入部填充于所述栅极隔槽的剩余高度内。


3.根据权利要求2所述的三维存储器结构，其特征在于，所述第一源线段的材料包括多晶硅；所述第二源线段的材料包括钨。


4.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括隔槽侧壁绝缘层，所述隔槽侧壁绝缘层包覆于所述源线主体部的侧壁。


5.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括形成于所述源线互连线与所述源线凸出部相交的位置上方的源线接触，所述源线接触与所述源线凸出部电性连接。


6.根据权利要求1所述的三维存储器结构，其特征在于，所述源线互连线沿第二方向延伸，且所述第一方向与所述第二方向垂直。


7.根据权利要求1所述的三维存储器结构，其特征在于，所述源线凸出部的宽度大于所述源线主体部的宽度。


8.根据权利要求1-7中任意一项所述的三维存储器结构，其特征在于，所述三维存储器结构还包括设置于所述栅极堆叠结构上的第一覆盖介质层，所述源线主体部依次贯穿所述第一覆盖介质层和所述栅极堆叠结构，所述源线凸出部的底表面与所述第一覆盖层的底表面位于同一表面。


9.根据权利要求8所述的三维存储器结构，其特征在于，所述三维存储器结构还包括：
设置于所述第一覆盖介质层上的第二覆盖介质层；
形成于所述台阶区域的各级台阶处连接柱；
后道工序互连层，设置于所述第二覆盖介质层上，所述连接柱与所述后道工序互连层电连接；以及
外围电路芯片，所述外围电路芯片与所述后道工序互连层的远离所述第一半导体衬底的表面键合。


10.根据权利要求9所述的三维存储器结构，其特征在于，所述三维存储器结构还包括与所述外围电路芯片电连接的接触焊盘；所述接触焊盘设置于所述第一半导体衬底的远离所述外围电路芯片的一侧和/或所述外围电路芯片的远离所述后道工序互连层的一侧。


11.根据权利要求9所述的三维存储器结构，其特征在于，所述后道工序互连层中形成有沿所述第一方向间隔设置的若干位线，且所述位线位于所述核心区域。


12.根据权利要求9所述的三维存储器结构，其特征在于，所述位线与所述源线互连线平行设置，且均沿所述第二方向延伸。


13.根据权利要求9所述的三维存储器结构，其特征在于，所述源线互连线位于所述核心区域，每条所述源线互连线位于相邻的两条所述位线之间。


14.一种三维存储器结构制备方法，其特征在于，所述制备方法包括：
提供第一半导体衬底，所述第一半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层与层间介质层，所述叠层结构包括核心区域和台阶区域，所述核心区域中形成有垂直沟道结构；
于所述叠层结构中形成沿第一方向延伸且贯穿所述叠层结构的若干栅极隔槽；
基于所述栅极隔槽去除所述牺牲层以形成牺牲间隙，并于所述牺牲间隙内形成栅极层；
于所述栅极隔槽中填充源线材料层，所述源线材料层填充于所述栅极隔槽内并覆盖于所述叠层结构的表面；
对覆盖于所述叠层结构表面的所述源线材料层进行图案化处理，以于所述叠层结构的表面形成若干沿所述第一方向间隔设置于所述叠层结构上的源线互连...

【专利技术属性】
技术研发人员：张坤，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42