全球定位系统相关器电路技术方案

本实用新型专利技术公开了一种全球定位系统相关器电路，包括：６位全加器、寄存器组、锁存器组和时钟产生电路，６位全加器与寄存器组连接，寄存器组与锁存器组连接，时钟产生电路的第一时钟信号作寄存器组的开关控制信号，时钟产生电路的第二时钟信号作寄存器组的复位信号和锁存器组的开关控制信号，在６位全加器与锁存器组之间设有１４位计数器，１４位计数器功能控制端Ｃ与６位全加器最高位进位信号端连接，１４位计数器的１４个输出端分别与锁存器组的第七至第二十输入端连接，时钟产生电路产生的第一时钟信号同时用作１４位计数器的时钟信号，时钟产生电路产生的第二时钟信号经过延时单元延时后形成第三时钟信号，该第三时钟信号用作１４位计数器的复位信号。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种全球定位系统相关器电路，尤其涉及一种作为芯片电路 使用的全球定位系统相关器电路。
技术介绍
在GPS扩频通信的接收端，需要利用相关器对伪随机码与本地码相关输出 进行累加，以便于获得相关运算的最大值，从而实现对接收信号的跟踪和捕获。在已有的设计中，通常使用全加器来构成相关器，但考虑到GPS接收机是 多通道工作，对相关器的需求量很大，所有有必要在设计中减小相关器的面积和 功耗，提高其集成度。这里设GPS接收信号的频率为20Mb/s, —般的数字电路 都能满足这一要求，所以暂不将速度列入优化目标。普通的相关器电路直接将21位数据送进全加器进行运算，始终布局比较简 单，但随着数据位数的增加，电路所用的晶体管数目将急剧增多，使得芯片面积 增大，并产生很大的功耗，从而影响GPS接收机芯片的性能。
技术实现思路
本技术提供一种能够减小芯片面积、降低器件功耗并可作为芯片电路使 用的全球定位系统相关器电路。本技术采用如下技术方案一种全球定位系统相关器电路，包括6位全加器、寄存器组、锁存器组和 时钟产生电路，6位全加器的输出端分别与寄存器组的输入端连接，寄存器组的 输出端分别与锁存器组的第一至第六输入端连接，时钟产生电路产生的第一时钟 信号用作寄存器组的开关控制信号，时钟产生电路产生的第二时钟信号用作寄存 器组的复位信号和锁存器组的开关控制信号，在6位全加器与锁存器组之间设有 14位计数器，14位计数器功能控制端C与6位全加器最高位进位信号端连接， 14位计数器的14个输出端分别与锁存器组的第七至第二十输入端连接，时钟产 生电路产生的第一时钟信号同时用作14位计数器的时钟信号，时钟产生电路产生的第二时钟信号经过延时单元延时后形成第三时钟信号，该第三时钟信号用作 14位计数器的复位信号。与现有技术相比，本技术具有如下优点-1、 采用高位14位计数器代替原有的14位全加器。计数器由D触发器 构成，与JK触发器构成的计数器相比，其硬件电路消耗比较小。所 采用得计数器是寄存器输出，所以计数器后的14个寄存器可以省去， 而直接采用14个锁存器作为输出接口。采用该设计共节省140个晶 体管，由此减小了芯片面积。2、 与全加器相比，计数器的数据翻转概率较小。根据& =/>0/《/(这 里《表示每次翻转造成的功耗)可知，减小翻转的概率，也就减小 了电路的功耗。3、 设计专门的时钟产生电路。由外部信号产生非重叠时钟，只要reset 信号高电平维持时间不全部处于PH2为低的时间窗口内，就能产生 符合要求的控制信号。附图说明图1是GPS相关器电路的完整电路图，其中包含的14位计数器的详细电路 见图.2所示。时钟产生单元的详细电路见图.3。图2是14位计数器的电路图，该结构在dumpl、 C和S信号控制下，可代 替全加器，实现既定的累加功能。图3是时钟产生电路，由clock和reset产生非重叠时钟dumpl和dump2，用 以控制相关器输出。图4是计数器第一位和周围电路的连接示意图，包括和控制信号的连接，和 全加器、下级D触发器以及输出锁存器的连接。图5是全加器部分在dumpl和dump2两个时钟控制信号作用下所有信号的 时序图。dump2作为采样/清零信号，作用在dumpl时钟的低电平窗口中，并且 下降沿和dumpl信号的上升沿切齐。图6是计数器部分在dumpl和dump2两个时钟控制信号作用下所有信号的 时序图。dump2作为采样信号，作用在dumpl时钟的低电平窗口中，并且下降 沿和dumpl信号的上升沿切齐。dump2通过延时单元后生成的dump3作为清零 信号，dump3的下降沿处于dumpl的高电平窗口中。具体实施方式一种全球定位系统相关器电路，包括6位全加器(102)、寄存器组(104)、 锁存器组(105)和时钟产生电路(106)， 6位全加器(102)的输出端分别与寄 存器组(104)的输入端连接，寄存器组(104)的输出端分别与锁存器组(105) 的第一至第六输入端连接，时钟产生电路(106)产生的第一时钟信号(dumpl) 用作寄存器组(104)的开关控制信号，时钟产生电路(106)产生的第二时钟信 号(dump2)用作寄存器组(104)的复位信号和锁存器组(105)的开关控制信 号，其特征在于在6位全加器(102)与锁存器组(105)之间设有14位计数器 (101)， 14位计数器(101)功能控制端C与6位全加器(102)最高位进位信 号端连接，14位计数器(101)的14个输出端(Q1 Q14)分别与锁存器组(105) 的第七至第二十输入端连接，时钟产生电路(106)产生的第一时钟信号(dumpl) 同时用作14位计数器(101)的时钟信号，时钟产生电路(106)产生的第二时 钟信号(dump2)经过延时单元(103)延时后形成第三时钟信号(dump3)，该 第三时钟信号(dump3)用作14位计数器(101)的复位信号。。下面参照附图，对本技术的具体实施方案作一详细描述本技术所述GPS相关器电路的输入信号为7位带符号数，通过相关器 后输出20位带符号数。由此可见，输入信号要扩展为6位数据位和14位符号位， 采用补码进行运算。设输入信号的符号位为S,次高位进位信号为C,可以验证 当C二0， S=0时高位保持；当C二1 ， S=0时高位递增；当C-0 ， S = l时 高位递减；当C二1， S=l时，高位保持。这样就可以将高14位看作一个可增、 可减、可保持的14位2进制计数器。由此，可将相关器分为两个部分低6位全加器部分和高14位计数器部分。 它们由统一的时钟信号控制，协同工作。当后续电路要读取相关器中的输出数据 时，给出采样信号dump2,从全加器部分和计数器部分同时读取20位数据，并 对全加器和计数器进行清零，在下一个始终信号到来之后，相关器重新开始累加 计数。由于14位同步计数器需要大量组合电路，出于节省芯片面积考虑，采用D 触发器异步联接而成。第一级触发器的时钟信号由dumpl和C、S信号运算获得， 后一级的时钟驱动由前一级的输出和C、 S信号运算获得。dump2到来时，如果采用同步清零，则必须等到上一级时钟翻转后才能对本级清零进行清零。对于一 个异步计数器而言，时钟翻转并不统一，所以在异步级联时不能实现同步清零， 只能采用异步清零。异步清零是把清零信号作为触发信号，与时钟无关。但如果 直接将dump2加到触发器的清零端，则会产生竞争问题，使采样到的数据全部 为零。可以在dump2信号先加到输出锁存器上，在经过一个缓冲器后加到计数 器清零端，使得能在清零之前的一个时间窗口内获得数据釆样。因为全加器是组合电路，没有记忆性，所以对全加器部分的清零可以在后面 的寄存器上进行。只要对寄存器清零时，输出锁存器处于保持状态，就可以保证 数据不会贯穿。对全加器部分可以采用同步清零。图1所示为GPS相关器电路的完整电路图。其中包含的主要器件为14位 计数器101全加器电路102，延迟单元103，锁存器组104，寄存器组105和时 钟产生电路106。包含的主要信号为两路输入信号clock和reset,两路输入信 号经时钟产生电路生成两个时钟控制信号dumpl和d本文档来自技高网...

【技术保护点】
一种全球定位系统相关器电路，包括：６位全加器（１０２）、寄存器组（１０４）、锁存器组（１０５）和时钟产生电路（１０６），６位全加器（１０２）的输出端分别与寄存器组（１０４）的输入端连接，寄存器组（１０４）的输出端分别与锁存器组（１０５）的第一至第六输入端连接，时钟产生电路（１０６）产生的第一时钟信号（ｄｕｍｐ１）用作寄存器组（１０４）的开关控制信号，时钟产生电路（１０６）产生的第二时钟信号（ｄｕｍｐ２）用作寄存器组（１０４）的复位信号和锁存器组（１０５）的开关控制信号，其特征在于在６位全加器（１０２）与锁存器组（１０５）之间设有１４位计数器（１０１），１４位计数器（１０１）功能控制端Ｃ与６位全加器（１０２）最高位进位信号端连接，１４位计数器（１０１）的１４个输出端（Ｑ１～Ｑ１４）分别与锁存器组（１０５）的第七至第二十输入端连接，时钟产生电路（１０６）产生的第一时钟信号（ｄｕｍｐ１）同时用作１４位计数器（１０１）的时钟信号，时钟产生电路（１０６）产生的第二时钟信号（ｄｕｍｐ２）经过延时单元（１０３）延时后形成第三时钟信号（ｄｕｍｐ３），该第三时钟信号（ｄｕｍｐ３）用作１４位计数器（１０１）的复位信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：杨军，宋嘉吉，刘新宁，凌明，时龙兴，
申请(专利权)人：东南大学，
类型：实用新型
国别省市：84[]