具有信号转发器的多级数据处理器制造技术

信号处理设备（１０２）包含多个处理级（１０６至１０８）和至少一个信号再调整单元（１１６），多个处理级（１０６至１０８）的每一个被用于向将要耦合至该多个处理级（１０６至１０８）中各自的一个处理级的至少一个被测试项（１０９）的每一个施加输入信号，至少一个信号再调整单元（１１６）被用于再调整多个处理级的在前一个（１０６）和多个处理级的随后一个（１０７）之间的信号路径上的输入信号。

【技术实现步骤摘要】
【国外来华专利技术】具有信号转发器的多级数据处理器
技术介绍
本专利技术涉及多级数据处理器。为了测试电子设备，具体为提供数字电输出信号的集成电子电路，测 试或者激励信号被提供给被测试设备的输入，并且被测试设备的响应信号 由自动测试设备进行评价，例如通过与预期数据进行比较来进行评价。这 样的自动测试设备已经包括特定测试功能，也就是说测试设备可以执行的 测试功能或者例程。这种测试功能可以以可执行软件代码的形式并入测试 设备中。这样的测试设备可以用作包括以菊花链方式连接至中央控制单元的多 个测试级的多级数据处理器，其中每个测试级可以耦合至多个被指定的被 测试设备。通过采用这种措施，可以同时测试多个被测试设备，例如使用64个测试级测试256个被测试设备。在这样的情形中，随着同时测试多个被测试设备的需求的增加，预见 到经由针对每个测试级分别提供的各个测试线施加的大量测试信号，这可 能产生大量的硬件和软件工作量。因此，多个激励信号被单独地并且分别地施加给每个处理级，从而为 每个处理级提供多个相应的指定激励信号。
技术实现思路
本专利技术的一个目的是提供一种有效的多级数据处理器。该目的由独立 权利要求解决。进一步的实施例通过从属权利要求示出。根据本专利技术的一个示例性实施例，被提供的信号处理设备包含多个处 理级以及至少一个信号再调整单元，多个处理级的每一个被用于向将要耦 合至多个处理级中各自的一个处理级的至少一个被检测项的每一个施加输 入信号，至少一个信号再调整单元的每一个被用于再调整多个处理级的在前一个和多个处理级的随后一个之间的信号路径上的输入信号。根据另一个示例性实施例，提供了一种测试装置和一种信号处理设 备，所述测试装置包含输入信号生成单元，该输入信号生成单元用于生成 与由测试装置执行的测试有关的输入信号，所述信号处理设备具有上面所 述的特征，用于处理生成的输入信号并且用于基于输入信号而生成表示执 行测试的结果的输出信号。根据又一个示例性实施例，提供了一种信号处理方法，该方法包含-向将要耦合至多个处理级中各自的一个处理级的至少一个被检测项的每一 个施加输入信号，并且再调整多个处理级的在前一个和多个处理级的随后 一个之间的信号路径上的输入信号。根据又一个示例性实施例，提供了一种计算机可读介质，在该计算机 可读介质中存储有信号处理的计算机程序，该计算机程序在被处理器执行 时用来控制或者执行上述方法。根据另外的示例性实施例，提供了一种信号处理的程序单元，该程序 单元在被处理器执行时用来控制或者执行上述方法。本专利技术的实施例可以部分地或者整体地由一个或多个合适的软件程序 来包含或者支持，这些软件程序可以存储在任何种类的数据载体上或者由 任何种类的数据载体提供，并且这些软件程序可以在任何合适的数据处理 单元中被执行或者由任何合适的数据处理单元来执行。软件程序或者例程 能够更好地应用于信号处理。根据本专利技术一个实施例的信号刷新体系结构 可以由计算机程序(即由软件)或者由一个或多个专用电子优化电路(即 以硬件)或者以混合形式(即以软件组件和硬件组件的方式)来实现。根据一个示例性实施例，在这样的多级处理器中，特别是用于测试被 测试设备的多级处理器中，输入或者激励信号可以共同提供给部分或者所 有处理级。换言之，这样的输入或者激励信号被提供给其中该信号可以分 布在耦合的被测试设备之间的级。在己经为该级的被测试设备提供输入信 号后，输入信号可以由类似转发器单元的信号再调整单元刷新，并且可以 提供给下一个处理级，等等。通过这样的信号分布体系结构(其可能类似于菊花链结构并且可以被表示为信号再调整扇出体系结构)，可以显著地减少用于为被测试设备提供激励信号的连接引脚和传输线的数目。通过N表示驱动数据输入信号的 数目并且通过M表示预期/掩蔽数据信号的数目，仅仅N+M个共同输入 信号必须提供给这样的系统，并且这些输入信号可以均匀地分布在每个处 理级的DUT (被测试设备)之间。在P个处理级的情况中，其可以将连接 引脚和传输线的数目从传统的(N+M) XP个减少至必要的N+M个。这可以使得显著降低硬件和/或软件组件的复杂度。因此，这样的菊花 链和/或扇出结构可以减少成本和尺寸以及测试时间。再调整单元(例如信号转发器或者刷新单元)可以具有使衰减的输入 信号(例如由于电阻损耗而被衰减)恢复至它的原始振幅水平，通过平滑 输入信号来消除信号失真(例如由在传输期间作用于信号的感应所导致) 和/或通过执行其它方法以使输入信号恢复或者回复至具有和原始输入信号 尽可能接近的属性的能力。这样的体系结构可以方便地应用在用于测试被测试设备(例如用于测 试半导体产品，具体是集成电路，更加具体的是如DRAM的存储设备产 品)的测试设备中。为了测试这样的设备，多个测试序列可以应用至 DRAM产品并且作为被测试设备的DRAM产品的响应信号被评价。作为 应用这样的测试信号的结果，被测试设备可以返回表示被测试设备的功能 以及如此的质量的一个或多个通过/失败信号。根据一个示例性实施例，这样的多个响应信号可以在被返回至中央控 制单元之前在每个处理级中被预处理。在这样的情况下，可以基于多个通 过/失败信号生成针对处理级中的每个DUT的单个通过/失败信号，单个通 过/失败信号携带着该DUT已经通过或者未能通过测试的信息。此外，定时信号可以施加给这样的测试装置的各个处理级。根据本发 明的一个示例性实施例，这样的定时信息可以针对每个处理级被单独地提 供，并且可以被扇出至被指定给特定处理级的各个被测试设备。这样的定 时信号可以本地生成，即，在IC中(芯片中)。这样的体系结构可以允许实现对被测试设备的经济型测试并且可以以 低成本测试大量的被测试设备。对这样的电子产品执行的测试的示例是可以测试由这样的集成电路提供的电源电压VDD的所谓DC测试。对于I/0测试，可以通过施加信号特 别是改变电流信号来测试I/0引脚。核心测试(core test)可以允许测试例 如存储器设备的5亿个场效应晶体管(MOSFET)的每一个或者一部分。 在此情况下，根据预定方案或者测试例程，信息可以被写入、读出以及再 写入单个存储器设备或者存储器设备组。当这样的多个测试项在执行复杂测试例程期间被测试时，应用分区体 系结构从而在测试系统的不同部分之间分割测试资源可能是合适的。当这 样的测试装置的不同单元提供针对整个测试功能的不同(例如互补的)贡 献时，则可以将两个或者多个这样的单元有利地组合在一起。例如，测试 的第一部分可以由第一测试单元执行并且测试的第二部分可以由第二测试 单元执行。当测试单元的功能或者测试资源在测试单元之间被划分时，每 个测试单元能够以相对较低的成本被制造，并且测试单元能够联合操作， 从而适当地保持测试时间和测试成本较小。因此，测试功能可以在多个测试单元之间被划分。这样的体系结构还 可以增加并行性程度，从而可以增加整个测试系统的吞吐量和生产力。通 过划分这样的"双插入"(dual insertion)系统的功能以提供高速执行的 测试(不仅以低速)，测试系统的性能可以被提高。"高速"可以特别地 表示存储器测试按照基本等于存储器设备在正常使用期间将会运行的速度 的速度而被执行。本专利技术的示例性实施例可以应用在具有类似于例如安捷伦科技的 93本文档来自技高网...

【技术保护点】
一种信号处理设备（１０２），包含　多个处理级（１０６至１０８），所述多个处理级（１０６至１０８）的每一个被用于向将要耦合至该多个处理级（１０６至１０８）中各自的一个处理级的至少一个被测试项（１０９）的每一个施加输入信号；　至少一个信号再调整单元（１１６），所述至少一个信号再调整单元（１１６）的每一个被用于再调整所述多个处理级的在前一个（１０６）和所述多个处理级的随后一个（１０７）之间的信号路径上的输入信号。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：于尔根赛瑞尔，
申请(专利权)人：惠瑞捷新加坡私人有限公司，
类型：发明
国别省市：SG[新加坡]