测试半导体器件的电路和方法技术

一种测试电路包括：寄存器电路、ＴＡＰ控制器、图形生成电路和数据比较器；其中在数据按照复位指令被清除之后，数据被写入寄存器电路，寄存器电路在随后的复位指令输入之前保持该写入的数据；ＴＡＰ控制器接收用于选择测试模式的信号，并按照用于选择测试模式的信号与第一时钟同步地将数据写入寄存器电路；图形生成电路按照寄存器电路中保持的数据生成测试图形，并与第二时钟同步地将基于测试图形的数据输出到待测电路；数据比较器与第二时钟同步地接收待测电路输出的数据，并按照测试图形和待测电路输出的数据评价性能。

【技术实现步骤摘要】

本专利技术涉及一种例如内建式自测试(BIST)电路的测试电路，和用于测试高速半导体存储器或其它待测电路以及半导体集成电路器件的方法，半导体集成电路器件设置在同一半导体衬底上的包括测试电路和逻辑电路(例如，CPU)。
技术介绍
已经提出了各种用于测试半导体集成电路，例如半导体存储器的性能的测试电路。例如，日本专利申请Kokai(已公开)公开第2004-93421，公开了用于测试同步动态随机存取存储器(SDRAM)的BIST电路。BIST电路接收测试输入图形(测试时钟tck、测试模式信号tms和测试数据输入信号tdi)，该输入图形是按照JTAG标准的标准串行接口信号，例如基于按照测试模式信号tms和测试数据输入信号tdi确定的测试模式选择信号ctrl生成测试图形(test pattern)，并使用生成的测试图形测试作为待测电路的SDRAM。但是，上述传统的BIST电路在提供测试输入图形(测试时钟tck、测试模式信号tms和测试数据输入信号tdi)时用于测试SDRAM。因此，如果在测试SDRAM时输入测试图形被中断或修改，则测试可能中断或无效。
技术实现思路
本专利技术的一个目的是提供一种本文档来自技高网...

【技术保护点】
一种测试电路，包括：　　　　寄存器电路，在按照由复位信号执行的复位指令清除数据之后，向寄存器电路中写入数据，该寄存器电路在由下一个复位信号执行复位指令之前保持该写入的数据；　　　　　第一电路，其接收用于选择将被应用于测试待测电路的测试模式的信号，并按照用于选择测试模式的信号与第一时钟同步地将数据写入寄存器电路；　　　　第二电路；其按照寄存器电路中保持的数据生成测试图形，并与第二时钟同步地将基于测试图形的数据输出到待测电路；以及　　　　第三电路，其与第二时钟同步地接收待测电路输出的数据，并按照测试图形和待测电路输出的数据评价待测电路的性能。

【技术特征摘要】
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【专利技术属性】
技术研发人员：世永丈，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]