用于片上生成参考时钟信号的设备、方法和系统技术方案

集成电路(IC)芯片生成时钟信号以供IC芯片的一个或多个资源使用的技术和机制。在实施例中，IC芯片的锁相环(PLL)电路基于由外部源提供给IC芯片的周期性信号生成时钟信号。基于请求的时钟信号频率、接收到的周期性信号的频率或PLL电路的压控振荡器所使用的控制信号的电压之一，自动更新提供给PLL电路的电源电压。在另一个实施例中，根据预定的超频方案或降频方案，对时钟信号的频率自动执行一系列递增式改变。

【技术实现步骤摘要】
【国外来华专利技术】用于片上生成参考时钟信号的设备、方法和系统
本专利技术总体上涉及集成电路的时钟计时(clocking)，并且更特定地但非排他地涉及用于生成参考时钟信号的电路的自动配置。
技术介绍
常规计算机架构以各种方式提供中央处理单元(CPU)管芯和一些外部源，该外部源被耦合以将数字时钟信号(通常称为“基本时钟”)发送到CPU管芯，以用于生成一个或多个本地时钟信号。这样的CPU管芯的一个或多个同步域基于相应的本地时钟信号各自不同地操作，该本地时钟信号则基于所接收的基本时钟信号。通过改变基本时钟信号的频率，可以有效地实现CPU管芯的许多同步域的超频或降频。然而，现有计算机架构中的CPU管芯依赖于外部时钟控制逻辑来实施这种类型的超频或降频。这种依赖性通常需要附加的导电接触部(例如，引脚、焊盘、球等)、互连和/或其他资源，以能够实现CPU管芯与外部时钟控制逻辑之间的时钟控制信令。此外，CPU管芯通常受到外部时钟控制逻辑的约束，该外部时钟控制逻辑并未针对基本时钟设计足够宽的可能频率范围。更进一步地，基本时钟信号的最大允许频率通常受到用于将基本时钟信号传送到CPU管芯的互连的类型的限制。随着连续几代集成电路技术持续支持计算机架构的不断增加的操作频率，对用于为这些计算机架构提供时钟计时的系统的持续改进，被预计将会有不断增加的需求。附图说明在附图的图中，通过示例的方式而非限制的方式示出了本专利技术的各种实施例，并且在附图中：图1是示出了根据实施例的用于提供集成电路的时钟计时的系统的要素的高级功能框图。图2是示出了根据实施例的利用集成电路(IC)芯片生成时钟的方法的要素的流程图。图3至图7是高级功能框图，其各自示出了根据对应的实施例的用于生成时钟信号的相应IC芯片的要素。图8是示出了根据实施例的在IC芯片处交换的通信的要素的泳道图。图9是示出了根据一个实施例的计算设备的功能框图。图10是示出了根据一个实施例的示例性计算机系统的功能框图。具体实施方式本文所讨论的实施例以各种方式为集成电路(IC)芯片控制时钟信号的本地生成提供了技术和机制，该时钟信号被该IC芯片的处理器和/或其他资源所使用。IC芯片进行的时钟信号的这种本地生成可以基于由外部源提供给IC芯片的周期性信号。在一些实施例中，IC芯片接收的周期性信号是(例如)由晶体振荡器生成的模拟信号。这样的时钟信号可以提供“参考时钟”，该“参考时钟”在功能上类似于一类数字时钟信号(通常称为“基本时钟信号”)，在常规的时钟计时架构中将该数字时钟信号从芯片外提供给IC芯片。与这些常规的时钟计时架构相比，片上生成参考时钟信号能够实现显著更宽范围的可用时钟频率。为了提供这样的更宽范围，一些实施例以各种方式实现了对用于生成时钟信号的片上电路的供电的自动更新。替代地或另外地，可以根据预定的“频率爬行”(frequencycrawl)方案对时钟信号的频率自动执行一系列改变。如本文所使用的，“参考时钟信号”是指便于IC芯片的至少一些组的资源的同步操作的数字时钟信号，其中参考时钟信号是基于由耦合到IC芯片的外部源提供给该IC芯片的周期性信号在IC芯片处生成的。可以利用参考时钟信号本身、或利用基本参考时钟信号生成的另一个时钟信号为给定的一组资源(也称为“同步域”)进行时钟计时。例如，可以将参考时钟信号提供给一个或多个锁相环电路(例如，PLL、FLL)，各个锁相环电路执行相应的倍频以生成用于IC芯片的对应同步域的另一个时钟信号。参考能够实现IC芯片的处理器的操作的时钟信号的片上生成来描述一些实施例。然而，该描述可以被扩展为适用于IC芯片的各种附加或替代资源中的任何一个的操作所用的时钟信号的片上生成。除非本文另外指出，否则“时钟信号”可以是参考时钟信号，或者替代地，是基于这样的参考时钟信号生成的另一个时钟信号。另外，除非本文另外指出，否则“周期性信号”可以是参考时钟信号，或者替代地，是由片外资源提供给IC芯片以在片上生成参考时钟信号的信号。例如，周期性信号可以是来自片外源的晶体振荡器的模拟(例如正弦)信号。本文参考用于基于反馈信号生成时钟信号的锁相环(PLL)电路来描述各种实施例的特定特征。这样的PLL电路可以包括通过将分频应用于时钟信号的采样版本来生成反馈信号的电路(在本文中称为“分频器电路”)，或耦合到通过将分频应用于时钟信号的采样版本来生成反馈信号的电路(在本文中称为“分频器电路”)。替代地，在各种实施例中，PLL电路可以包括这样的倍频器电路。在各种实施例中，一个或多个附加的分频器电路和/或倍频器电路可以以各种方式耦合以利用在这样的PLL电路的上游或下游的时钟信令进行操作。一些实施例不限于用于生成时钟信号的特定分频或倍频。本文描述的技术可以实施在一个或多个电子设备中。可以利用本文描述的技术的电子设备的非限制性示例包括任何种类的移动设备和/或固定设备，例如相机、手机、计算机终端、台式计算机、电子阅读器、传真机、信息亭、膝上型计算机、上网本计算机、笔记本计算机、互联网设备、支付终端、个人数字助理、媒体播放器和/或记录器、服务器(例如，刀片服务器、机架安装服务器、其组合等)、机顶盒、智能手机、平板电脑个人计算机、超移动个人计算机、有线电话、其组合等。更一般地，可以在包括可操作以生成时钟信号的集成电路芯片的各种电子设备中的任何一种中采用本文描述的技术。在以下描述中，讨论了众多细节以提供对本公开的实施例的更透彻的解释。然而，对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，以框图的形式而不是详细地示出了公知的结构和设备，以避免使本公开的实施例难以理解。注意，在实施例的对应的附图中，信号用线表示。一些线可能更粗，以指示更多数量的组成信号路径，和/或在一个或多个末端具有箭头，以指示信息流的方向。这样的指示不旨在是限制性的。相反，将这些线与一个或多个示例性实施例结合使用，以便于对电路或逻辑单元的更容易的理解。如设计需要或偏好所要求的，任何所表示的信号实际上可以包括一个或多个信号，该一个或多个信号可以沿任一个方向传播，并且可以用任何合适类型的信号方案来实施。在整个说明书中以及在权利要求中，术语“连接”是指直接连接，例如被连接物体之间的电、机械、或磁性连接，而没有任何中间设备。术语“耦合”是指直接或间接连接，例如被连接物体之间的直接电、机械、或磁性连接或通过一个或多个无源或有源中间设备的间接连接。术语“电路”或“模块”可以指被布置为彼此协作以提供期望功能的一个或多个无源和/或有源部件。术语“信号”可以指至少一个电流信号、电压信号、磁信号、或数据/时钟信号。“一个”、“一种”和“所述”的含义包括复数形式。“在……中”的含义包括“在……内”和“在……上”。术语“设备”通常可以指根据该术语的使用语境的装置。例如，设备可以指层或结构的堆叠体、单个结构或层、具有有源和/或无源元件的各种结构的连接等。通常，设备是三维结构，其具有沿x-y-z笛卡尔坐标系的x-y方向的平本文档来自技高网...

【技术保护点】
1.一种提供时钟信令的集成电路(IC)芯片，所述IC芯片包括：/n锁相环(PLL)电路，用于接收周期性信号和电源电压，所述PLL电路还基于所述周期性信号和所述电源电压两者生成时钟信号；以及/n第一电路，所述第一电路耦合到所述PLL电路，所述第一电路执行对要提供给所述时钟信号的所请求的频率、所述周期性信号的频率、或所述PLL电路处的控制电压的水平之一的评估，所述第一电路还基于所述评估自动生成控制信号，所述控制信号自动改变所述电源电压的水平。/n

【技术特征摘要】
【国外来华专利技术】20180627 US 16/019,9241.一种提供时钟信令的集成电路(IC)芯片，所述IC芯片包括：
锁相环(PLL)电路，用于接收周期性信号和电源电压，所述PLL电路还基于所述周期性信号和所述电源电压两者生成时钟信号；以及
第一电路，所述第一电路耦合到所述PLL电路，所述第一电路执行对要提供给所述时钟信号的所请求的频率、所述周期性信号的频率、或所述PLL电路处的控制电压的水平之一的评估，所述第一电路还基于所述评估自动生成控制信号，所述控制信号自动改变所述电源电压的水平。


2.根据权利要求1所述的IC芯片，其中，所述周期性信号是从外部源提供给所述IC芯片的模拟信号。


3.根据权利要求1和2中的任一项所述的IC芯片，其中，所述第一电路执行所述评估包括：所述第一电路检测所请求的频率大于所述时钟信号的阈值频率，其中，所述控制信号自动增加所述电源电压的所述水平。


4.根据权利要求3所述的IC芯片，其中，所述PLL电路还在所述电源电压的所述水平自动增加之后根据所请求的频率增加所述时钟信号的频率。


5.根据权利要求1-3中的任一项所述的IC芯片，其中，所述第一电路执行所述评估包括：所述第一电路检测所述周期性信号的所述频率小于所述周期性信号的阈值频率，其中，所述控制信号自动减小所述电源电压的所述水平。


6.根据权利要求1-3中的任一项所述的IC芯片，其中，所述第一电路执行所述评估包括：所述第一电路检测所述PLL电路处的所述控制电压大于所述控制电压的阈值水平，其中，所述控制信号自动增加所述电源电压的所述水平。


7.根据权利要求1-3中的任一项所述的IC芯片，所述第一电路还访问超频方案的一个或多个参数，并且用信号通知所述PLL电路基于所述一个或多个参数来对所述时钟信号的频率执行一系列递增式增加。


8.根据权利要求7所述的IC芯片，其中，所述一个或多个参数指定以下之一：
递增式频率增加的幅值；
所述递增式频率增加的持续时间；或
所述时钟信号的最终目标频率。


9.根据权利要求7所述的IC芯片，其中，在对所述时钟信号的所述频率的所述一系列递增式增加期间，所述控制信号自动增加所述电源电压的所述水平。


10.根据权利要求7所述的IC芯片，其中，所述PLL电路是第一PLL电路，并且其中，所述第一电路是第一控制电路，所述IC芯片还包括：
第二PLL电路，所述第二PLL电路从所述第一PLL电路接收所述时钟信号，并且基于所述时钟信号生成第二时钟信号；以及
第二控制电路，所述第二控制电路耦合到所述第二PLL电路，其中，在对所述时钟信号的所述频率的所述一系列递增式增加期间，所述第二控制电路用信号通知所述第二PLL电路对所述第二时钟信号的频率执行一系列递增式改变。


11.一种提供时钟信令的集成电路(IC)芯片，所述IC芯片包括：
第一电路，所述第一电路被耦合以接收周期性信号；
第二电路，所述第二电路被耦合以向所述第一电路的锁相环(PLL)电路提供电源电压，所述PLL电路基于所述周期性信号和所述电源电压两者生成时钟信号；以及
第三电路，所述第三电路执行对代表处理器请求的频率、所述周期性信号的频率、或所述PLL电路处的控制电压的水平之一的评估，所述评估基于预定的阈值水平，并且所述第三电路基于所述评估向所述第二电路自动提供控制信号；
其中，所述第二电路响应于所述控制信号自动改变所述电源电压的水平。


12.根据权利要求11所述的IC芯片，其中，所述周期性信号是从外部源提供给所述IC芯片的模拟信号。


13.根据权利要求11和12中的任一项所述的IC芯片，其中，所述第三电路执行所述评估包括：所述第三电路检测代表所述处理器请求的所述频率大于所述时钟信号的预定的阈值频率，其中，所述第二电路响应于所述控制信号自动增加所述电源电压的所述水平，其中，所述预定的阈值频率对应于所述电源电压的当前水平。


14.根据权利要求11-13中的任一项所述的IC芯片，其中，所述第三电路执行所述评估包括：所述第三电路检测所述周期性信号的所述频率小于所述周期性信号的预定的阈值频率，其中，所述第二电路响应于所述控制信号自动减小所述电源电压的所述水平，其中，...

【专利技术属性】
技术研发人员：N·库尔德，D·拉格兰，A·安巴德卡尔，J·珐玲，P·莫萨利坎蒂，V·J·格罗斯尼克尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US