一种多个FPGA芯片之间计数器同步的装置、系统及方法制造方法及图纸

本发明专利技术提供了一种多个FPGA芯片之间计数器同步的装置、系统及方法，该装置包括定时器、反相器、MOS管、计数器、信号驱动电路模块，所述定时器的输出端与所述反相器一端相连，所述反相器另一端与所述MOS管栅级相连，所述MOS管源级接地，所述MOS管漏级输出同步触发信号，所述计数器的输入端输入CLK信号，所述计数器的输出端与所述信号驱动电路模块一端相连，所述信号驱动电路模块另一端与所述MOS管漏极相连。本发明专利技术的有益效果是：在无需其他芯片的参与情况下，可以消除系统启动时，因为各FPGA芯片上电时间差异、从FLASH加载代码时间差异而引起的计数器不同步的问题。

A device, system and method of counter synchronization between multiple FPGA chips

【技术实现步骤摘要】
一种多个FPGA芯片之间计数器同步的装置、系统及方法
本专利技术涉及软件领域，尤其涉及一种多个FPGA芯片之间计数器同步的装置、系统及方法。
技术介绍
系统上电时，同一主板上的不同FPGA存在启动时间会有一定的差异，导致各FPGA内计数器不能同步，在一些需要时间同步的应用中就会出现时间误差。目前多个FPGA芯片之间计数器同步的方法一般为外部CPU或其他芯片同时给各FPGA发触发信号，这种方法占用CPU的GPIO资源，增加CPU运行负担。
技术实现思路
本专利技术提供了一种多个FPGA芯片之间计数器同步的装置，该装置包括定时器、反相器、MOS管、计数器、信号驱动电路模块，所述定时器的输出端与所述反相器一端相连，所述反相器另一端与所述MOS管栅级相连，所述MOS管源级接地，所述MOS管漏级输出同步触发信号，所述计数器的输入端输入CLK信号，所述计数器的输出端与所述信号驱动电路模块一端相连，所述信号驱动电路模块另一端与所述MOS管漏极相连；每个触发信号在FPGA芯片内部设置为inout类型，及漏极电路开路结构；系统上电后，每个FPGA芯片内部Output信号输出0，经漏级开路电路，拉低触发信号，维持设定时间后，释放总线，即FPGA芯片内部Output信号输出1。作为本专利技术的进一步改进，所述漏极开路电路是指MOS管的漏极在FPGA芯片内部悬空，在FPGA芯片外部上拉电阻。作为本专利技术的进一步改进，所述设定时间为0.5秒。作为本专利技术的进一步改进，每个FPGA芯片内部计数器检测clear信号的上升延时，进行重置。本专利技术还公开了一种多个FPGA芯片之间计数器同步的系统，该系统包括执行以下单元：第1单元：每个触发信号在FPGA芯片内部设置为inout类型，及漏极开路结构；第2单元：系统上电后，每个FPGA芯片内部Output信号输出0，经反相器和MOS管，拉低触发信号，维持设定时间后，释放总线，即FPGA芯片内部Output信号输出1。作为本专利技术的进一步改进，在所述第2单元中，所述设定时间为0.5秒。作为本专利技术的进一步改进，该系统还包括以下单元：第3单元：每个FPGA芯片内部计数器检测clear信号的上升延时，进行重置。本专利技术还公开了一种多个FPGA芯片之间计数器同步的方法，该方法将多个FPGA芯片的触发信号连接在一起，其执行步骤具体如下：第一步骤：每一个触发信号在FPGA芯片内部设置为inout类型，及漏极开路结构；第二步骤：系统上电后，每个FPGA芯片内部Output信号输出0，经反相器和MOS管，拉低触发信号，维持设定时间后，释放总线，既FPGA芯片内部Output信号输出1。作为本专利技术的进一步改进，所述设定时间为0.5秒。作为本专利技术的进一步改进，该方法还包括执行以下步骤：第三步骤：每个FPGA芯片内部计数器检测clear信号的上升延时，进行重置。本专利技术的有益效果是：在无需其他芯片的参与情况下，可以消除系统启动时，因为各FPGA芯片上电时间差异、从FLASH加载代码时间差异而引起的计数器不同步的问题。附图说明图1是本专利技术的工作原理框图；图2是本专利技术的FPGA芯片内部结构原理图。具体实施方式如图1-2所示，本专利技术公开了一种多个FPGA芯片之间计数器同步的装置，该装置包括定时器、反相器、MOS管、计数器、信号驱动电路模块，所述定时器的输出端与所述反相器一端相连，所述反相器另一端与所述MOS管栅级相连，所述MOS管源级接地，所述MOS管漏级输出同步触发信号，所述计数器的输入端输入CLK信号，所述计数器的输出端与所述信号驱动电路模块一端相连，所述信号驱动电路模块另一端与所述MOS管漏极相连；CLK信号是计数器的触发时钟信号。每个触发信号在FPGA芯片内部设置为inout类型，及漏极电路开路结构；inout类型是输入输出类型，FPGA芯片的信号脚被定义为该类型后，就会被配置为漏极开路电路模式。系统上电后，每个FPGA芯片内部Output信号输出0，经反相器和MOS管，拉低触发信号，维持设定时间(设定时间为0.5秒)后，释放总线，即FPGA芯片内部Output信号输出1。所述漏极开路电路是指MOS管的漏极在FPGA芯片内部悬空，在FPGA芯片外部上拉电阻。每个FPGA芯片内部计数器检测clear信号的上升延时，进行重置；此时计数器清零，重新从零开始计数。本专利技术还公开了一种多个FPGA芯片之间计数器同步的系统，该系统包括执行以下单元：第1单元：每个触发信号在FPGA芯片内部设置为inout类型，及漏极开路结构；第2单元：系统上电后，每个FPGA芯片内部Output信号输出0，经反相器和MOS管，拉低触发信号，维持设定时间后，释放总线，即FPGA芯片内部Output信号输出1。在所述第2单元中，所述设定时间为0.5秒。该系统还包括以下单元：第3单元：每个FPGA芯片内部计数器检测clear信号的上升延时，进行重置。本专利技术还公开了一种多个FPGA芯片之间计数器同步的方法，该方法将多个FPGA芯片的触发信号连接在一起，其执行步骤具体如下：第一步骤：每一个触发信号在FPGA芯片内部设置为inout类型，及漏极开路结构；第二步骤：系统上电后，每个FPGA芯片内部Output信号输出0，经反相器和MOS管，拉低触发信号，维持设定时间后，释放总线，即FPGA芯片内部Output信号输出1。所述设定时间为0.5秒。该方法还包括执行以下步骤：第三步骤：每个FPGA芯片内部计数器检测clear信号的上升延时，进行重置。本专利技术还公开的一种多个FPGA芯片之间计数器同步的方法，由于触发信号为漏极开路模式，所以只有当最后启动的FPGA芯片释放总线时，总线电平才会由0转变到1，这样就完成的所以FPGA芯片内部计数器的同步。本专利技术的有益效果是：在无需其他芯片的参与情况下，可以消除系统启动时，因为各FPGA芯片上电时间差异、从FLASH加载代码时间差异而引起的计数器不同步的问题。以上内容是结合具体的优选实施方式对本专利技术所作的进一步详细说明，不能认定本专利技术的具体实施只局限于这些说明。对于本专利技术所属
的普通技术人员来说，在不脱离本专利技术构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本专利技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种多个FPGA芯片之间计数器同步的装置，其特征在于：该装置包括定时器、反相器、MOS管、计数器、信号驱动电路模块，所述定时器的输出端与所述反相器一端相连，所述反相器另一端与所述MOS管栅级相连，所述MOS管源级接地，所述MOS管漏级输出同步触发信号，所述计数器的输入端输入CLK信号，所述计数器的输出端与所述信号驱动电路模块一端相连，所述信号驱动电路模块另一端与所述MOS管漏极相连；/n每个触发信号在FPGA芯片内部设置为inout类型，及漏极电路开路结构；/n系统上电后，每个FPGA芯片内部Output信号输出0，经反相器和MOS管，拉低触发信号，维持设定时间后，释放总线，即FPGA芯片内部Output信号输出1。/n

【技术特征摘要】
1.一种多个FPGA芯片之间计数器同步的装置，其特征在于：该装置包括定时器、反相器、MOS管、计数器、信号驱动电路模块，所述定时器的输出端与所述反相器一端相连，所述反相器另一端与所述MOS管栅级相连，所述MOS管源级接地，所述MOS管漏级输出同步触发信号，所述计数器的输入端输入CLK信号，所述计数器的输出端与所述信号驱动电路模块一端相连，所述信号驱动电路模块另一端与所述MOS管漏极相连；
每个触发信号在FPGA芯片内部设置为inout类型，及漏极电路开路结构；
系统上电后，每个FPGA芯片内部Output信号输出0，经反相器和MOS管，拉低触发信号，维持设定时间后，释放总线，即FPGA芯片内部Output信号输出1。


2.根据权利要求1所述的装置，其特征在于：所述漏极开路电路是指MOS管的漏极在FPGA芯片内部悬空，在FPGA芯片外部上拉电阻。


3.根据权利要求1所述的装置，其特征在于，所述设定时间为0.5秒。


4.根据权利要求1所述的装置，其特征在于，每个FPGA芯片内部计数器检测clear信号的上升延时，进行重置。


5.一种多个FPGA芯片之间计数器同步的系统，其特征在于，该系统包括执行以下单元：
第1单元：每个触发信号在FPGA芯片内部...

【专利技术属性】
技术研发人员：陈守卫，嵇成友，胡川，
申请(专利权)人：深圳市源拓光电技术有限公司，
类型：发明
国别省市：广东;44