内建抖动测量电路制造技术

本发明专利技术揭露一种时间抖动测量电路与校正此抖动测量电路的校正方法。此测量电路包括：同步双相检测电路与决定电路。当处于测试模式时，可得到待测时钟信号的机率分布图。当处于校正模式时，可利用一随机时钟信号以校正同步双向检测电路。此随机时钟信号可能由外部输入或由待测电路内部的处于自由振荡的振荡器所产生。该决定电路对该同步双相检测电路所检测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该抖动的一计数值与机率分布。

【技术实现步骤摘要】

本专利技术涉及一种抖动测量电路，且特别是涉及一种内建的时钟抖动测量 电路。
技术介绍
数据脉冲(Data Pulse)在传输线路上传输时，如果信号发生抖动的话， 可能使时钟回复电路(Clock Recovery Circuit, CDR)或锁相环(PLL)发生问 题，甚至数据可能遗失。抖动可以定义为信号的上升缘(或下降缘)相对于 其理想时间位置的时间偏移量。图l显示出抖动的定义。抖动会使得接收端 的位错误率(Bit Error Rate, BER)提高，降低整个系统的服务品质(Qual i ty of Service)。时间误差(TIE， Time Interval Error)参数为抖动的参数之一，其意思 是，在任一时间点，接收到的信号位(或脉沖)与参考时钟间的相位差。一4殳而言，4斗动可归类为定量性4斗动(Deterministic Jitter, DJ)与随 机性抖动(Random Jitter, RJ)。随机性抖动为随机产生的时序噪声水平抖动。 其分布情况通常为高斯分布(Gaussian Distribution),亦可称为正规分布 (Normal Distribution)。以目前来说，可利用外接的自动测试设备(ATE， automatic test equipment)来测量抖动。但是，因为要将信号输出至自动测试设备，所以信 号得通过输出/入接脚。如此一来，所测量到的抖动可能未必是原先的抖动。 此外，自动测试设备所费不赀，也会额外增加测试成本。故而，较好能有一种能精准测量抖动的BIST电路，可降低测试成本、测试时间与减少测量仪器的使用。
技术实现思路
有鉴于此，本专利技术提供一种内建的抖动测量电路，其可精准测量抖动， 又可降低测试成本、测试时间与减少测量仪器的使用。本专利技术提供一种内建的抖动测量电路，其可校正同步双相检测器内的延 迟緩沖器，以精准测量抖动。本专利技术提供一种内建的抖动测量电路，其可在每次取样后，重置同步双 相斥企测器，以减少石兹滞效应。本专利技术的范例之一提出一种内建的抖动测量电路，用于测量待测时钟信号的抖动。该抖动测量电路包括 一同步双相检测电路，对该待测时钟信号 与一参考时钟信号进行不同延迟，并检测该延迟后待测时钟信号与该延迟后 参考时钟信号间的相位关系；以及一决定电路，对该同步双相检测电路所检 测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该待测时钟 信号的该抖动的一计数值与机率分布。本专利技术的另 一 范例提供一种时间差测量电路，用于测量一参考时钟信号 与一待测电路所输出的一待测时钟信号间的一时间差，该待测电路至少包括 一振荡源，该时间差测量电路包括 一同步双相检测电路，耦接于该待测电 路，该同步双相检测电路包括一第一延迟緩沖单元与第二延迟緩冲单元，当 该振荡源处于一正常运作时，得到该待测时钟信号的一相位的一机率分布图， 以根据该待测时钟信号的该相位的该机率分布图来校正该第 一延迟緩沖单元 与第二延迟緩沖单元对该参考时钟信号所造成的 一延迟时间差；以及一 决定 电路，耦接于该同步双相检测电路，对该同步双相检测电路所检测出的相位 关系进行逻辑运算、数据栓锁与计数，以得到有关于该时间差的一计数值。本专利技术的又一范例提供一种时间差测量电路，用于测量一参考时钟信号 与一待测电路所输出的一待测时钟信号间的一时间差，该待测电路至少包括 一振荡源，该时间差测量电路包括 一同步双相检测电路，耦接于该待测电 路，该同步双相检测电路包括一第一延迟緩冲单元与第二延迟緩冲单元，当 该振荡源处于一自由振荡时，得到该待测时钟信号的一相位的一机率分布图， 以根据该待测时钟信号的该相位的该机率分布图来校正该第 一延迟緩沖单元 与第二延迟緩沖单元对该参考时钟信号所造成的一延迟时间差；以及一决定 电路，耦接于该同步双相检测电路，对该同步双相才企测电路所检测出的相位 关系进行逻辑运算、数据栓锁与计数，以得到有关于该时间差的一计数值。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举本 专利技术的较佳实施例，并配合附图，作详细说明如下。附图说明图l显示出抖动的定义。图2显示根据本专利技术第一实施例的内建抖动测量电路的方块示意图。图3显示图2的同步双相检测器与决定电路的电路方块图。图4显示在测试模式下，待测时钟信号的相位的机率分布函数图。图5显示在校正模式下，待测时钟信号的相位的机率分布函数图。图6显示待测时钟信号的相位的累加机率分布函数图。图7显示第一实施例的模拟结果。图8显示本专利技术第二实施例的内建抖动测量电路的电路示意图。附图符号说明21:待测电路23:同步双相4企测器25、 25、决定电路301-303:延迟緩冲器304-305:相位检测单元311-312、 315-316:逻辑电路313-314:栓锁器317:多路复用器318、 318a、 318b:计凄t器具体实施例方式为了使本专利技术的内容更为明了 ，以下特举数个实施例作为本专利技术确实能 够据以实施的范例。图2显示根据本专利技术第一实施例的内建的抖动测量电路的方块示意图。 此抖动测量电路主要包括同步双相检测器23与决定电路25。此抖动测量 电路用于检测待测电路21的待测时钟信号CLKtest的抖动，也就是时钟信号 CLKtest相对于参考时钟信号CLKref的误差。此待测电路21可为PLL、 CDR、 DLL(延迟锁相环)，或其它可根据参考时钟信号而产生另一输出时钟信号的相 类似电路。同步双相检测器23用于检测此待测时钟信号CLKtest与参考时钟信号 CLKref间的相位关系，并输出两信号Sl/S2至决定电路25。决定电路25计数信号Sl/S2以得到计数值Rl/R2，并送至后端的计算单元/计算软件(未示 出)，以得到抖动值与其RMS值。图3显示出同步双相检测器23与决定电路25的电路方块图。同步双相 检测器23包括延迟緩冲器301-303与相位检测单元304-305。决定电路25 包括逻辑电路311-312,栓锁器313-314，逻辑电路315-316，多路复用器317 与计数器318。延迟緩沖器301与302延迟此参考时钟信号CLKref,并产生延迟后参考 时钟信号Dl与D2。延迟缓沖器303延迟此待测时钟信号CLKtest,并产生延 迟后输出时钟信号D3。延迟緩沖器301-303所造成的延迟不同，而且其延迟 量是可调整的。比*,延迟緩冲器301所造成的延迟量最小，延迟緩冲器303 所造成的延迟量略大，而延迟緩冲器302所造成的延迟量最大。相位4企测单元3G4-305比如是D型正反器(DFF)。相位检测单元304-305 具有数据输入端D,时钟输入端C,重置端RST与数据输出端Q。相位检测 单元304-305的数据输入端D分别接受延迟后参考时钟信号Dl与D2。相位 检测单元304-305的时钟输入端C接受延迟后输出时钟信号D3。相位检测单 元304-305的重置端RST接受重置信号RST。相位检测单元304-305的数据 输出端Q分别输出信号Sl与S2。信号Sl (其值可能为1或O)代表延迟后参考时钟信号Dl与延迟后输出时 钟信号D3间的相位关系。信号SH其值可能为1或O)代表延迟后参考时钟信 号D2与延迟后输出时钟信号D3间的相位关系。此外，本文档来自技高网...

【技术保护点】
一种内建的抖动测量电路，用于测量一待测电路所输出的一待测时钟信号相对于一参考时钟信号的一抖动，该抖动测量电路包括：　一同步双相检测电路，耦接于该待测电路，该同步双相检测电路对该待测时钟信号与该参考时钟信号进行不同延迟，并检测该延迟后待测时钟信号与该延迟后参考时钟信号间的相位关系；以及　一决定电路，耦接于该同步双相检测电路，对该同步双相检测电路所检测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该待测时钟信号的该抖动的一计数值。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐仁乾，吕鸿文，苏朝琴，张永嘉，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]