一种全数字去抖动电路及方法技术

本发明专利技术公开了一种全数字去抖动电路及方法。该去抖动电路包括沿检测电路、数字削波电路和采样电路。沿检测电路由两个D触发器和一个同或门组成，用于检测输入的含抖动的方波信号的上升沿和下降沿；数字削波电路由带有异步复位端的计数器和D触发器组成，用于对信号进行削波处理；采样电路由两个D触发器组成，用于对信号的采样，最终输出为干净的方波信号。与现有的数字削波等去抖动方法相比，本发明专利技术提出的去抖动方法在有效去除抖动的同时，降低了数字削波引入的延迟，保证了方波信号的占空比，特别适用于晶闸管移相触发控制等对相位要求比较严格的应用领域。

【技术实现步骤摘要】

本专利技术设及一种集成电路技术，尤其设及一种能得到低延时、可靠方波的全数字 去抖动电路。
技术介绍
在任何电路设计中，信号的正确性都是非常重要的，当信号中存在抖动时，往往造 成电路的误触发，从而导致整个电路系统的运行错误。方波信号广泛应用于集成电路领域 中，由于实际环境中存在的噪声、干扰等，使进入电路的方波信号的上升下降沿附近存在抖 动，如按键信号、比较器的输出等，如图1所示输入信号带有噪声，经过过零比较器后，输出 方波的上升沿和下降沿附近有较为密集的脉冲抖动，该些脉冲信号会造成下一级电路的误 动作。因此，如何消除该些抖动至关重要。 已有较常用的去抖动方法是对方波信号上升下降沿附近的抖动进行数字削波处 理，数字削波方法具体的处理流程如下：输入为低电平时，用于延时的计数器复位，当输入 信号跳变为高电平时，启动计数器开始计数，当计数达到设定的上限值时，输出跳变为高电 平，在计数的过程中，如果输入信号跳变为低电平，输出也立即跳变为低电平。 该个过程很容易通过带异步复位端的计数器W及带异步复位端的D触发器来实 现，具体实现原理图如图2所示。当输入Kw为低电平时，由于输入连接到了计数器和D触 发器的复位端，因而计数器和D触发器均复位，计数器的进位输出端CW及D触发器的Q端 输出为0。当Kw跳变为高电平时，计数器启动计数，如果Kw保持为高电平，当计数达到上 限值M时，进位输出端C产生下降沿进位脉冲，由于下降沿触发的D触发器的D输入端直接 连接到高电平，因而输出立即跳变为高电平，如果计数过程中，Kw跳变为低电平，则计数器 和D触发器进入复位状态，输出立即跳变为低电平。该电路对含噪声输入波形的响应如图3 所示。由图可知，输入信号在上升沿开始被削掉句，如果输入信号的正向抖动脉宽小于句， 则直接被削波过滤。假设时钟CLK的周期为r，则td约等于Mr，因此通过设置计数器的时 钟频率W及计数的上限值可W控制削波时间削波时间的设计需要根据干扰脉冲宽 度来设定，如果削波时间扣^计得不合理，则干扰脉冲不能被充分滤除。 显然，削波时间fd会导致输出信号的上升沿相对输入产生一段延时句，fd受计数 器计数上限及时钟周期7决定，其中M为常量，因而时钟周期/的精度决定了延时句的 可控性，如果时钟CLK采用片外晶振产生，则fd受PVT的影响可化忽略。需要注意的是，由 于CLK和并不同步，时钟的频率的高低也会对延时fd的精度产生影响。 该方案的主要问题在于，处理后的信号仅在上升沿延迟fd，下降沿相对原信号没 有延迟，处理后的信号占空比不再为输入方波信号的占空比，虽然可W通过对上升沿和下 降沿均进行削波处理来改善该一问题，但仍不能解决延时所带来的相位延迟问题，该些缺 陷限制了该应用在对相位要求严格的领域，如晶闽管移相触发控制中的使用。
技术实现思路
针对现有去抖动方法存在的处理后的方波信号相对原信号占空比发生改变，并存 在相位延迟的问题，本专利技术提供了，为了实现本专利技术的目的， 采用W下的技术方案来实现： 沿检测电路，用于接收输入的待去抖动的方波信号，利用高频时钟对输入信号采样，检 测输入信号的上升沿和下降沿； 数字削波电路，利用计数对信号延时，即进行削波处理； 采样电路，用于信号采样，得到干净无抖动的方波信号。[000引所述的沿检测电路由2个D触发器D1、D2和一个同或口实现。D触发器D1、D2为 上升沿触发的D触发器。D1、D2的时钟端均连接输入的高频时钟信号CLK，D1的D端为输 入的含抖动的方波信号Kw，Dl的Q端连接D2的D端，D1的Q端和D2的Q端作为所述同或 口的输入。 所述的数字削波电路由带有异步复位端的模M计数器和上升沿触发的D触发器D3 组成。所述计数器和触发器的复位端连接所述沿检测电路同或口的输出，所述计数器的时 钟端连接高频时钟信号CLK;所述D触发器D3的时钟端连接模M计数器的输出，D端连接高 电平。所述计数器的模M用来控制数字削波的时间，可根据实际情况进行配置。 所述的采样电路由D触发器D4和D5组成。所述D触发器D4为上升沿触发的D 触发器，所述的D触发器D5为下降沿触发的D触发器。D4和D5的时钟端均连接所述D触 发器D3的Q端，D4的D端连接输入含抖动的方波信号Kw，D5的D端连接D4的Q端，D5的 反相输出端Q为所述全数字去抖动电路的输出，即干净无抖动的方波信号。 一种全数字去抖动方法， 1) 通过沿检测电路同时检测方波信号Kw的上升沿和下降沿，在信号沿输出负的窄脉 冲信号K;如果方波信号没有干扰，信号K仅在Kw上升沿和下降沿附近产生一个窄脉冲信 号；如果方波信号存在干扰，则在Kw的上升沿和下降沿会有较为密集的窄脉冲信号； 2) 对负的窄脉冲信号进行fd时间削波处理，得到方波信号K，经过削波处理W后，多余 的窄脉冲干扰已经被过滤，方波信号K为干净的无干扰波形； 3) 用方波信号K的上升沿对方波信号Kw采样，得到信号由于K的上升沿相对比 较器输入信号的零点已经延后了f。，此时，方波信号已经稳定，因而得到稳定的相对输 入延时fd的无抖动方波信号； 4) 用K的下降沿对K进行采样，并对采样的信号反相，得到上升沿和下降沿干净无抖 动的同步信号Kwt。 所述的削波时间fd由时钟CLK的频率和模M计数器的模M决定，当fd设计为同步 输入信号周期的1/4左右时，基本可W滤除输入信号的干扰；同时，在输入信号没有受到 干扰时，如果时钟CLK的频率足够高，则Kwt相对Kw基本没有延迟。 所述的一种全数字去抖动方法，保证了输出方波信号相对原方波信号占空比保持 不变。 本专利技术的有益效果；与现有的数字削波等去抖动方法相比，本专利技术提出的去抖动 方法在有效去除抖动的同时，降低了数字削波引入的延迟，保证了方波信号的占空比，特别 适用于晶闽管移相触发控制等对相位要求比较严格的应用领域。【附图说明】 图1为过零比较器对含噪声输入响应波形； 图2为传统数字削波电路实现； 图3为传统数字削波电路对含抖动方波的响应波形； 图4为本专利技术实施例中全数字去抖动的具体电路原理图； 图5为本专利技术实施例中全数字去抖动方法节点波形示意图。【具体实施方式】 下面结合附图和【具体实施方式】对本专利技术全数字去抖动电路和方法作进一步详细 描述，但是所做示例不作为对本专利技术的限制。 一种全数字去抖动方法的实现电路，包括： 沿检测电路，用于接收输入的待去抖动的方波信号，利用高频时钟对输入信号采样，检 测输入信号的上升沿和下降沿； 数字削波电路，利用计数对信号延时，即进行削波处理； 采样电路，用于信号采样，得到干净无抖动的方波信号。 为便于理解本专利技术的全数字去抖动电路，图4给出了本专利技术去抖动电路的具体原 理图。输入Kw为带有抖动的方波信当前第1页1 2 本文档来自技高网...

【技术保护点】
一种全数字去抖动电路，其特征在于，包括：沿检测电路，用于接收输入的待去抖动的方波信号，利用高频时钟对输入信号采样，检测输入信号的上升沿和下降沿；数字削波电路，利用计数对信号延时，即进行削波处理；采样电路，用于信号采样，得到干净无抖动的方波信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：钱雨霁，韩雁，孙俊，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江;33