一种半导体结构及其形成方法技术

一种半导体结构及其形成方法，半导体结构包括：衬底，所述衬底上具有若干鳍部；多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；凹槽，位于相邻所述存储单元之间的所述衬底内；隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。本发明专利技术有助于保证所述源漏掺杂区对沟道的应力。

【技术实现步骤摘要】
一种半导体结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着集成电路特征尺寸持续减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力随之变差，造成短沟道效应(SCE：short-channeleffects)更容易发生。鳍式场效应晶体管(FinFET)在抑制短沟道效应方面具有突出的表现，FinFET的栅极至少可以从两侧对鳍部进行控制，因而与平面MOSFET相比，FinFET的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。但是，现有技术的半导体器件的沟道应力仍有待改进。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，有助于提高所述源漏掺杂区对沟道的应力。为解决上述问题，本专利技术提供一种半导体结构，包括：衬底，所述衬底上具有若干鳍部；多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；凹槽，位于相邻所述存储单元之间的所述衬底内；隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。可选的，各所述存储单元还包括：位于所述源漏掺杂区上的介质层，所述介质层覆盖所述栅极的顶部和侧壁，所述凹槽贯穿所述介质层厚度。可选的，所述膜层的数量为两个或三个。可选的，当所述膜层的数量为两个时，所述隔离叠层包括第一膜层及位于所述第一膜层上的第二膜层。可选的，当所述膜层的数量为三个时，由所述凹槽的底部至顶部，依次为第一膜层、第二膜层和第三膜层。可选的，所述第一膜层的材料为氧化硅。可选的，所述第二膜层的材料为氮化硅或非晶碳。可选的，所述第三膜层的硬度大于所述第一膜层的硬度，且所述第三膜层的硬度小于所述第二膜层的硬度。可选的，所述第三膜层的材料为氮化硅或非晶碳。可选的，所述第一膜层及所述第二膜层的厚度总和为所述鳍部厚度的3倍至5倍。可选的，所述第一膜层厚度为所述鳍部厚度的1倍至1.2倍。可选的，所述第三膜层厚度为所述鳍部厚度的1.5倍至2倍。可选的，所述鳍部厚度为50nm～70nm。可选的，沿平行于所述鳍部延伸方向，所述凹槽的宽度为30nm～50nm。相应的，本专利技术还提供一种半导体结构形成方法，包括：提供衬底，所述衬底上具有若干鳍部；形成多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；在相邻所述存储单元之间的所述衬底内形成凹槽；形成填充满所述凹槽的隔离叠层，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。可选的，形成所述存储单元的工艺中，还包括：在相邻所述存储单元间的所述鳍部上形成临时栅极，所述临时栅极与所述栅极间隔排列。可选的，形成所述凹槽的工艺包括：刻蚀去除所述临时栅极及位于所述临时栅极底部的所述鳍部及衬底，形成所述凹槽。与现有技术相比，本专利技术的技术方案具有以下优点：由于在相邻所述存储单元之间的凹槽内具有隔离叠层，且各所述存储单元包括横跨鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区，因此所述源漏掺杂区位于所述隔离叠层与所述鳍部之间。所述隔离叠层包括若干个膜层，其中，位于所述凹槽最底部的所述膜层的硬度最小，其余所述膜层的硬度较大，有助于抵挡所述源漏掺杂区对所述隔离叠层的应力释放，使得所述源漏掺杂区对沟道区域具有较强的挤压作用，从而可提高所述源漏掺杂区对沟道的应力。附图说明图1是本专利技术半导体结构一实施例中的结构示意图；图2至图7是本专利技术半导体结构形成方法一实施例中各步骤对应的结构示意图。具体实施方式现结合一种半导体结构进行分析，所述半导体结构包括：衬底，所述衬底上具有若干鳍部；多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；凹槽，位于相邻所述存储单元之间的所述衬底内；隔离层，填充满所述凹槽。为保证所述隔离层具有优良的隔离性能，所述隔离层的材料为氧化硅。上述半导体结构的所述源漏掺杂区对沟道的应力小，分析其原因在于：由于所述隔离层的材料为氧化硅，氧化硅材质松软，硬度小，因而所述源漏掺杂区容易朝所述隔离层释放应力，导致应力流失，造成所述源漏掺杂区对沟道释放的应力小。为了解决上述问题，本专利技术提供一种半导体结构及其形成方法。所述半导体结构包括：隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。由于位于所述凹槽最底部的所述膜层的硬度最小，因此所述源漏掺杂区难以朝所述隔离叠层释放应力，从而避免应力流失，保证沟道应力符合工艺要求。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。参考图1，一种半导体结构，包括：衬底100，所述衬底100上具有若干鳍部200；多个存储单元，各所述存储单元包括横跨所述鳍部200的栅极，以及位于所述栅极两侧的所述鳍部200内的源漏掺杂区400；凹槽，位于相邻所述存储单元之间的所述衬底100内；隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。本实施例中，所述衬底100的材料为硅，在其他实施例中，所述衬底100的材料还可以为锗，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述鳍部200的材料为硅，在其他实施例中，所述鳍部200的材料还可以为锗。本实施例中，所述鳍部200厚度H1为50nm～70nm。所述栅极包括栅介质层310以及位于所述栅介质层310表面的栅电极层300。所述栅电极层300的材料为多晶硅或多晶锗，此外，所述栅电极层300材料还可以为金属材料，例如为Cu、W、Ag或Al。本实施例中，所述栅电极层300材料为多晶硅。本实施例中，所述栅介质层310的材料为氧化硅。在其他实施例中，所述栅介质层310的材料还可以为氧化锗。各所述存储单元还包括：位于所述源漏掺杂区400上的介质层500，所述介质层500覆盖所述栅极的顶部和侧壁，所述凹槽贯穿所述介质层500厚度。所述介质层500的材料为绝缘材料。本实施例中，所述介质层500的材料为氧化硅。在其他实施例中，所述介质层500的材料还可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，沿平行于所述鳍部200延伸方向，所述凹槽的宽度为30nm～50nm。本实施例中，所述膜层的数量为三个，由所述凹槽的底部至顶部，依次为第一膜层810、第二膜层820和第三膜层830。其中，所述第一膜层810的硬度小于第二膜层820的硬度。所本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：/n衬底，所述衬底上具有若干鳍部；/n多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；/n凹槽，位于相邻所述存储单元之间的所述衬底内；/n隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有若干鳍部；
多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；
凹槽，位于相邻所述存储单元之间的所述衬底内；
隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。


2.如权利要求1所述的半导体结构，其特征在于，各所述存储单元还包括：位于所述源漏掺杂区上的介质层，所述介质层覆盖所述栅极的顶部和侧壁，所述凹槽贯穿所述介质层厚度。


3.如权利要求2所述的半导体结构，其特征在于，所述膜层的数量为两个或三个。


4.如权利要求3所述的半导体结构，其特征在于，当所述膜层的数量为两个时，所述隔离叠层包括第一膜层及位于所述第一膜层上的第二膜层。


5.如权利要求3所述的半导体结构，其特征在于，当所述膜层的数量为三个时，由所述凹槽的底部至顶部，依次为第一膜层、第二膜层和第三膜层。


6.如权利要求4或5所述的半导体结构，其特征在于，所述第一膜层的材料为氧化硅。


7.如权利要求4或5所述的半导体结构，其特征在于，所述第二膜层的材料为氮化硅或非晶碳。


8.如权利要求5所述的半导体结构，其特征在于，所述第三膜层的硬度大于所述第一膜层的硬度，且所述第三膜层的硬度小于所述第二膜层的硬度。


9.如权利要求8所述的半导体结构，其特征在于，所述第三膜层的材料为氮化...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31