EDMOS器件结构制造技术

本申请涉及半导体制作技术领域，具体涉及一种EDMOS器件。EDMOS器件结构，包括：半导体衬底，半导体衬底的上层掺杂形成第一导电类型高压阱；轻掺杂第二导电类型漂移区，位于第一导电类型高压阱的上层；第一导电类型体区，位于第一导电类型高压阱的上层中，且与轻掺杂第二导电类型漂移区相邻；栅极结构，位于第一导电类型体区和轻掺杂第二导电类型漂移区的相邻界面上；漏极，位于轻掺杂第二导电类型漂移区中，远离栅极结构的一侧；控制栅，设置在轻掺杂第二导电类型漂移区上，位于栅极结构和漏极之间，用于分散轻掺杂第二导电类型漂移区中的电场分布。本申请提供的EDMOS器件结构，可以解决相关技术中存在的导通电阻偏高，无法满足应用需求的问题。

【技术实现步骤摘要】
EDMOS器件结构
本申请涉及半导体制作
，具体涉及一种EDMOS(ExtendedDrainMetalOxideSemiconductor，漏极扩展金属氧化物半导体)器件。
技术介绍
如图1所示，EDMOS通常包括：衬底，在衬底的上层形成高压阱区110，高压阱区110中形成有漏轻掺杂漂移区120和体区130，位于漏轻掺杂漂移区120和体区130之间的衬底上形成有栅极结构140，该栅极结构140的两侧分别形成侧墙。在位于该栅极结构140一侧的漏轻掺杂漂移区120中，制作形成漏极150；在体区130中制作形成源极160。在漏轻掺杂漂移区中，电场集中在靠近漏极一侧的栅极结构界面处，容易导致器件在该截面处发生击穿，通常通过在该漏极和栅极结构之间制作形成硅化物阻挡层170，并在硅化物阻挡层上制作场板结构(如图1所示)，该硅化物阻挡层170沿着漏轻掺杂漂移区和侧墙表面，从漏极延伸至栅极结构。对于相关技术的EDMOS，其场板结构能够一定程度上提高EDMOS的击穿电压，但是由于器件的击穿电压和导通电阻之间互相钳制，从而使得相关技术中的导通电阻偏高，无法满足应用需求。
技术实现思路
本申请提供了一种EDMOS器件结构，可以解决相关技术中的导通电阻偏高和击穿电压偏低，无法满足应用需求的问题。本申请技术方案提供一种EDMOS器件结构，包括：半导体衬底，所述半导体衬底的上层掺杂形成第一导电类型高压阱；轻掺杂第二导电类型漂移区，位于第一导电类型高压阱的上层；第一导电类型体区，位于所述第一导电类型高压阱的上层中，且与所述轻掺杂第二导电类型漂移区相邻；栅极结构，位于所述第一导电类型体区和轻掺杂第二导电类型漂移区的相邻界面上；漏极，位于所述轻掺杂第二导电类型漂移区中，远离所述栅极结构的一侧；控制栅，设置在所述轻掺杂第二导电类型漂移区上，位于所述栅极结构和所述漏极之间，用于分散所述轻掺杂第二导电类型漂移区中的电场分布。可选的，所述的EDMOS器件结构，包括：在所述栅极结构与所述漏极之间设有金属硅化物阻挡层；所述金属硅化物阻挡层，从所述漏极靠近所述栅极结构的一侧，延伸至，所述栅极结构靠近所述漏极的侧墙上。可选的，所述金属硅化物阻挡层覆盖所述控制栅的表面。可选的，所述控制栅有多个，多个所述控制栅横向间隔分布。可选的，通过向所述控制栅施加不同的电压，使得第二导电类型漂移区中的电场分布，在横向形成多梯度变化。可选的，所述第一导电类型体区中掺杂形成源极。可选的，在所述源极、漏极和栅极结构上表面覆盖有金属硅化物层。可选的，所述金属硅化物层上连有金属互连结构。可选的，在所述轻掺杂第二导电类型漂移区远离所述栅极结构的一侧，以及，所述第一导电类型体区远离所述栅极结构的一侧，分别设有隔离沟槽。本申请技术方案，至少包括如下优点：通过在该栅极结构和该漏极之间的轻掺杂N型漂移区上设置控制栅，当对该控制栅施加电压时，轻掺杂N型漂移区中的电场分布发生变化，避免电场仅集中在栅极结构界面，通过分散轻掺杂N型漂移区中的电场，改善器件的击穿电压，同时保证器件具有较低的导通电阻。附图说明为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是相关技术中提供的EDMOS器件结构示意图；图2是本申请一实施例提供的EDMOS器件结构示意图；图3是在图1所示的EDMOS器件结构覆盖金属互连层的结构示意图；图4是本申请另一实施例提供的EDMOS器件结构示意图。具体实施方式下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。本申请中所述的第一导电类型与第二导电类型为相反的导电类型。即第一导电类型和第二导电类型为N型或P型，当第一导电类型为N型时第二导电类型则为P型，相反地，当第一导电类型为P型时第二导电类型为N型。其中，对硅材料掺入杂质，N型杂质离子为价电子为5的元素离子，例如砷；P型杂质离子为价电子为3的元素离子，例如硼。以下实施例以第一导电类型为P型，第二导电类型为N型为例具体描述，对于第一导电类型为N型，第二导电类型为P型的实施方式同样包含在本申请的保护范围内，在此不作赘述。参照图2，其示意出了本申请一实施例提供的EDMOS器件结构，该EDMOS器件结构包括：半导体衬底210，该半导体衬底210的上层掺杂形成P型高压阱220。该半导体衬底210可以为单晶硅片或其他适用于制造集成电路的材料。轻掺杂N型漂移区230，该轻掺杂N型漂移区230位于N型高压阱的上层。P型体区240，该P型体区240位于P型高压阱220的上层中，且与该轻掺杂第二导电类型漂移区相邻交界。制作P型体区240和轻掺杂N型漂移区230的步骤为：在位于N型高压阱中分别注入P型杂质和N型杂质并作扩散，从而形成相邻交界的P型体区240和N型漂移区。栅极结构250，该栅极结构250位于所述第一导电类型体区和轻掺杂第二导电类型漂移区的相邻界面上。该栅极结构250包括依次层叠的栅介质层和栅多晶硅层，栅极结构250的两侧形成有侧墙。漏极260，该漏极260位于该轻掺杂N型漂移区230中，远离该栅极结构250的一侧。即该栅极结构250位于轻掺杂N型漂移区230的一侧，漏极260位于该轻掺杂N型漂移区230的另一侧。控制栅270，该控制栅270设于该轻掺杂N型漂移区230上，位于该栅极本文档来自技高网...

【技术保护点】
1.一种EDMOS器件结构，其特征在于，包括：/n半导体衬底，所述半导体衬底的上层掺杂形成第一导电类型高压阱；/n轻掺杂第二导电类型漂移区，形成于第一导电类型高压阱的上层中；/n第一导电类型体区，形成于所述第一导电类型高压阱的上层中，且与所述轻掺杂第二导电类型漂移区相邻；/n栅极结构，形成于所述第一导电类型体区和轻掺杂第二导电类型漂移区的相邻界面上；/n漏极，形成于所述轻掺杂第二导电类型漂移区中，远离所述栅极结构的一侧；/n控制栅，设置在所述轻掺杂第二导电类型漂移区上，位于所述栅极结构和所述漏极之间，用于分散所述轻掺杂第二导电类型漂移区中的电场分布。/n

【技术特征摘要】
1.一种EDMOS器件结构，其特征在于，包括：
半导体衬底，所述半导体衬底的上层掺杂形成第一导电类型高压阱；
轻掺杂第二导电类型漂移区，形成于第一导电类型高压阱的上层中；
第一导电类型体区，形成于所述第一导电类型高压阱的上层中，且与所述轻掺杂第二导电类型漂移区相邻；
栅极结构，形成于所述第一导电类型体区和轻掺杂第二导电类型漂移区的相邻界面上；
漏极，形成于所述轻掺杂第二导电类型漂移区中，远离所述栅极结构的一侧；
控制栅，设置在所述轻掺杂第二导电类型漂移区上，位于所述栅极结构和所述漏极之间，用于分散所述轻掺杂第二导电类型漂移区中的电场分布。


2.如权利要求1所述的EDMOS器件结构，其特征在于，包括：
在所述栅极结构与所述漏极之间设有金属硅化物阻挡层；
所述金属硅化物阻挡层，从所述漏极靠近所述栅极结构的一侧，延伸至，所述栅极结构靠近所述漏极的侧墙上。


3.如权利要求1所述的如权利要求1所述的EDMOS器件结...

【专利技术属性】
技术研发人员：刘俊文，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：江苏;32