集成电路、DRAM电路和用于形成集成电路的方法技术

集成电路包含埋在衬底的半导体材料内的第一导电线。第一导电线包含在垂直截面中位于金属材料正上方并直接抵靠金属材料的导电掺杂的半导体材料。第二导电线位于半导电材料上方，并且在垂直截面中与第一导电线横向间隔开。第二导电线在垂直截面中包含金属材料。绝缘材料位于第一导电线和第二导电线正上方。第一导电通孔延伸穿过绝缘材料并穿过导电掺杂的半导体材料到第一导电线的金属材料。第二导电通孔延伸穿过绝缘材料到第二导电线的金属材料。公开了包括方法的其他实施例和方面。

【技术实现步骤摘要】
【国外来华专利技术】集成电路、DRAM电路和用于形成集成电路的方法
本文公开的实施例涉及集成电路、DRAM电路和用于形成集成电路的方法。
技术介绍
存储器是集成电路的一种类型，并且在计算机系统中用于存储数据。存储器可以按单独的存储器单元的一或多个阵列制造。存储器单元可以使用数字线(也可以称为位线、数据线或感测线)和存取线(也可以称为字线)来写入或读取。感测线可以沿着阵列的列导电地互连存储器单元，并且存取线可以沿着阵列的行导电地互连存储器单元。每个存储器单元可以通过感测线和存取线的组合来唯一地进行寻址。存储器单元可以是易失性、半易失性或非易失性的。非易失性存储器单元可以在没有电源的情况下长时间存储数据。传统上，非易失性存储器被指定为具有至少约10年的保持时间的存储器。易失性存储器耗散，因此需要进行刷新/重写以维持数据存储。易失性存储器可能具有数毫秒或更少的保持时间。无论如何，存储器单元被配置为以至少两个不同的可选状态保持或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其他系统中，至少一些单独的存储器单元可以被配置为存储多于两个级别或状态的信息。场效应晶体管是可以在存储器单元中使用的一种类型的电子部件。这些晶体管包含一对导电源极/漏极区域，在它们之间具有半导体沟道区域。导电栅极与沟道区域相邻，并通过薄栅极绝缘体与沟道区域分开。将适当的电压施加到栅极允许电流通过沟道区域从源极/漏极区域之一流到另一个。当从栅极去除电压时，很大程度上防止了电流流过沟道区域。场效应晶体管还可以包含附加结构，例如可逆可编程电荷存储区，作为栅极绝缘体和导电栅极之间的栅极构造的一部分。附图说明图1是根据本专利技术实施例的在处理中的衬底构造的一部分的示意性和局部截面图。图2是根据本专利技术实施例的存储器单元的示意图。图3是在图1所示的处理步骤之后的图1构造的视图。图4是在图3所示的处理步骤之后的图3构造的视图。图5是在图4所示的处理步骤之后的图4构造的视图。图6是在图5所示的处理步骤之后的图5构造的视图。图7是在图5所示的处理步骤之后的图5构造的视图。图8是沿图7中的线8-8截取的视图。图9是根据本专利技术实施例的在处理中的衬底构造的一部分的示意性和局部截面图。图10是在图9所示的处理步骤之后的图9构造的视图。图11是在图10所示的处理步骤之后的图10构造的视图。具体实施方式本专利技术的实施例涵盖用于形成集成电路(例如，DRAM电路)的方法。参考图1至11描述示例性实施例。图1示出了在形成DRAM的方法的过程中的衬底构造10。构造10的示例性基础衬底11可以包含导电性/导体/导电(即，本文中电地)、半导电性/半导体/半导电，或绝缘性/绝缘体/绝缘(即在本文电地)材料中的任何一或多种。在基础衬底11上方已经形成了各种材料。材料可以位于图1所示材料的旁边、高度上向内或高度上向外。例如，可以在基础衬底11的上方、周围或内部的某处提供集成电路的其他部分或全部制造的部件。还可以制造用于操作阵列(例如，存储器阵列)内的部件的控制和/或其他外围电路，并且其可以或可以不完全或部分地在阵列或子阵列内。此外，多个子阵列可以独立地、串联地或相对彼此以其他方式来制造和操作。在本文档中，“子阵列”也可以被视为阵列。示例性基础衬底11包含半导体材料13(例如，适当地和各种掺杂的单晶硅)。衬底10包含阵列区域12和与阵列区域12相邻的外围电路区域14。参考图1和2，阵列区域12包含存储器单元MC(图2)，其各自包含具有一对源极/漏级区域16、18和栅极19的阵列晶体管AT(即，阵列区域内的晶体管)，该栅极直接电耦合到并由此包含字线WL。示例性字线WL被示出为埋在衬底10的半导体材料13内。存储器单元MC包含电容器C，该电容器C的电极之一(例如，E1)直接电耦合到源极/漏级区域16、18中的一个(如图所示的16)。与一个电容器电极相对的另一电容器电极(例如，E2)可以是阵列中所有电容器中的公共电容器电极，并且可以如图所示直接电耦合到接地或耦合到一些其他合适的电势。源极/漏极区域16、18中的另一个(如图所示的18)直接电耦合到数字线DL。数字线DL可能相对于字线WL的方向成一定角度(即，除了平角之外)，例如如图所示成90°。图2的电容器C将直接与源极/漏极区域16电耦合，该源极/漏极区域将在位置上位于图1所位于的页面平面内或外中一个，并且位于基础衬底11上方。另一源极/漏极区域18将位于图1页面平面内或外中另一个，并直接电耦合到可能在电容器C上方或下方的数字线DL。晶体管AT各自包含沟道区域20，该沟道区域在字线WL/栅极19的两侧(在图1中不可见)旁边延伸并在其下方，并且栅极绝缘体(未示出)在字线WL/栅极19与沟道区域20之间。示例性绝缘材料22(例如，包含二氧化硅和/或氮化硅的浅沟槽隔离)被示出为将阵列晶体管AT分开。示例性字线WL包含位于金属材料24(例如元素钨和/或氮化钛)正上方并且直接抵靠该金属材料的导电掺杂的(例如，具有至少1019原子/cm3的最大掺杂浓度)半导体材料26(例如，导电掺杂的多晶硅和/或其他导电掺杂的半导体材料)。绝缘材料28(例如氮化硅)位于字线WL的正上方并直接与之抵靠。外围电路区域14包含外围晶体管(即，外围区域中的晶体管)，其中示出了两个示例性外围晶体管PT1和PT2。每个被示出为包含一对源极/漏级区域30、31，在其之间具有沟道区域33。源极/漏极区域30、31中的一个或两个可以包含导电掺杂的元素形式的硅。PT1和PT2的示例性外围栅极构造被示出为包含栅极构造34，该栅极构造包含导电材料36(例如，诸如金属硅化物、元素钨和/或氮化钛之类的金属材料)，其直接位于下面的导电材料38上方并直接抵靠该导电材料(例如，导电掺杂的多晶硅和/或其他导电掺杂的半导体材料)。栅极绝缘体40(例如，二氧化硅和/或氮化硅)位于导电材料38和沟道区域33之间。字线WL和数字线DL从阵列区域12延伸到外围电路区域14中。示例性数字线DL被示出为包含位于导电材料38(例如，导电掺杂的多晶硅和/或其他导电掺杂的半导体材料)正上方并直接抵靠该导电材料的导电材料36(例如，金属材料)。无论如何，绝缘材料位于字线WL、数字线DL和外围电路区域14中的外围晶体管PT1和/或PT2的正上方。仅作为示例，如被示出为在外围电路区域14中(并且在一个实施例中在阵列区域12中)包含在字线WL上方的绝缘材料28、绝缘材料42(例如，二氧化硅)和绝缘材料44(例如，氮化硅)。示例性绝缘材料44被示出为位于数字线DL以及外围晶体管PT1和PT2的正上方，其中示例性绝缘材料42位于绝缘材料44和基础衬底11之间。相对于外围晶体管PT1和PT2，绝缘侧壁隔离物46(例如，二氧化硅和/或氮化硅)被示出为横向围绕材料36、38和40。参考图3，已经形成了第一接触开口50(示出了两个)，其在垂直截面中(例如，由图3所在的页面平面所示的垂直截面)穿过外围电路区域14中的绝缘材料44本文档来自技高网...

【技术保护点】
1.一种用于形成集成电路的方法，包含：/n提供包含第一电子部件、第二电子部件和第三电子部件的衬底，所述第一电子部件、所述第二电子部件和所述第三电子部件在垂直截面中彼此横向间隔开；所述第一电子部件包含第一外部区域，所述第一外部区域包含元素形式的硅；所述第二电子部件包含第二外部区域，所述第二外部区域包含金属材料；所述第三电子部件包含第三外部区域，所述第三外部区域包含在金属材料正上方的元素形式的硅；绝缘材料位于所述第一外部局域、所述第二外部区域和所述第三外部区域的正上方；/n形成在所述垂直截面中穿过所述绝缘材料到所述第一外部区域的所述元素形式的硅的第一接触开口，与此同时所述第二外部区域和所述第三外部区域在所述垂直截面中被完全覆盖；/n形成在所述垂直截面中穿过所述绝缘材料到所述第二外部区域的所述金属材料的第二接触开口，并且形成在所述垂直截面中穿过所述绝缘材料到所述第三外部区域的所述元素形式的硅的第三接触开口，与此同时所述第一外部区域的所述元素形式的硅在所述垂直截面中被完全覆盖；/n在所述第三接触开口内并且当所述第二接触开口向外暴露时，选择性地相对于所述第二外部区域的所述金属材料蚀刻穿过所述第三外部区域的所述元素形式的硅到所述第三外部区域的所述金属材料；在所述蚀刻期间，所述第一外部区域的所述元素形式的硅在所述垂直截面中被完全覆盖；以及/n在所述蚀刻之后，在所述第一接触开口、所述第二接触开口和所述第三接触开口中形成导电材料。/n...

【技术特征摘要】
【国外来华专利技术】20180511 US 15/977,6221.一种用于形成集成电路的方法，包含：
提供包含第一电子部件、第二电子部件和第三电子部件的衬底，所述第一电子部件、所述第二电子部件和所述第三电子部件在垂直截面中彼此横向间隔开；所述第一电子部件包含第一外部区域，所述第一外部区域包含元素形式的硅；所述第二电子部件包含第二外部区域，所述第二外部区域包含金属材料；所述第三电子部件包含第三外部区域，所述第三外部区域包含在金属材料正上方的元素形式的硅；绝缘材料位于所述第一外部局域、所述第二外部区域和所述第三外部区域的正上方；
形成在所述垂直截面中穿过所述绝缘材料到所述第一外部区域的所述元素形式的硅的第一接触开口，与此同时所述第二外部区域和所述第三外部区域在所述垂直截面中被完全覆盖；
形成在所述垂直截面中穿过所述绝缘材料到所述第二外部区域的所述金属材料的第二接触开口，并且形成在所述垂直截面中穿过所述绝缘材料到所述第三外部区域的所述元素形式的硅的第三接触开口，与此同时所述第一外部区域的所述元素形式的硅在所述垂直截面中被完全覆盖；
在所述第三接触开口内并且当所述第二接触开口向外暴露时，选择性地相对于所述第二外部区域的所述金属材料蚀刻穿过所述第三外部区域的所述元素形式的硅到所述第三外部区域的所述金属材料；在所述蚀刻期间，所述第一外部区域的所述元素形式的硅在所述垂直截面中被完全覆盖；以及
在所述蚀刻之后，在所述第一接触开口、所述第二接触开口和所述第三接触开口中形成导电材料。


2.根据权利要求1所述的方法，其中在形成所述第二接触开口和所述第三接触开口之前形成所述第一接触开口。


3.根据权利要求1所述的方法，其中在形成所述第一接触开口之前形成所述第二接触开口和所述第三接触开口。


4.根据权利要求1所述的方法，其中所述第二接触开口和所述第三接触开口使用单个掩模步骤一起形成。


5.根据权利要求4所述的方法，包含在所述单个掩模步骤中形成到第四电子部件的第四接触开口。


6.根据权利要求1所述的方法，其中在所述第二外部区域正上方的所述绝缘材料主要包含第一组合物，并且在所述第三外部区域正上方的所述绝缘材料主要包含位于第二组合物正上方并且直接抵靠所述第二组合物的所述第一组合物，所述第二组合物不同于所述第一组合物。


7.根据权利要求6所述的方法，其中所述第一组合物是氮化硅，并且所述第二组合物是二氧化硅。


8.根据权利要求6所述的方法，其中在所述第三外部区域正上方的所述绝缘材料包含在所述第二组合物正下方并且直接抵靠所述第二组合物的所述第一组合物。


9.根据权利要求8所述的方法，其中在所述第二组合物正下方并且直接抵靠所述第二组合物的所述第一组合物直接抵靠所述第三外部区域的所述元素形式的硅。


10.根据权利要求1所述的方法，其中所述第一外部区域的所述元素形式的硅是单晶的，并且所述第三外部区域的所述元素形式的硅是多晶的。


11.根据权利要求1所述的方法，其中所有所述金属材料相对于彼此具有相同的组合物。


12.根据权利要求1所述的方法，其中选择性地相对于所述第三外部区域的所述金属材料进行所述蚀刻。


13.根据权利要求1所述的方法，其中在形成所述第一接触开口期间，所述第二外部区域和所述第三外部区域中的至少一些在所述垂直截面中被可光成像的材料覆盖。


14.根据权利要求1所述的方法，其中在形成所述第二接触开口和所述第三接触开口期间，所述第一外部区域的至少一些在所述垂直截面中被可光成像的材料覆盖。


15.一种用于形成包含DRAM的集成电路的方法，包含：
提供衬底，所述衬底包含阵列区域，所述阵列区域包含存储器单元，所述存储器单元各自包含阵列晶体管和电容器，所述阵列晶体管具有一对源极/漏极区域和包含字线的栅极，所述电容器电耦合至所述源极/漏极区域中的一个，并且所述源极/漏极区域中的另一个电耦合至数字线；所述字线包含在金属材料正上方并且直接抵靠所述金属材料的导电掺杂的多晶硅；
提供与所述阵列区域相邻的外围电路区域，所述外围电路区域包含外围晶体管，所述字线和所述数字线从所述阵列区域延伸到所述外围电路区域中，绝缘材料位于所述字线、所述数字线和所述外围电路区域中的所述外围晶体管正上方；
形成在垂直截面中穿过所述外围电路区域中的所述绝缘材料到所述外围晶体管的源极/漏极区域的元素形式的硅的第一接触开口，与此同时所述字线和所述数字线在所述垂直截面中在所述外围电路区域中被完全覆盖；<...

【专利技术属性】
技术研发人员：李时雨，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US