半导体装置制造方法及图纸

实施方式的半导体装置具备：半导体部、选择性地设置在上述半导体部的表面上的第1电极、在设置于上述表面侧的沟槽内配置的控制电极、以及设置在上述表面上且与上述控制电极连接的控制布线。上述控制电极在沿着上述半导体部的上述表面的第1方向上延伸，具有上述第1方向上的第1端部和在上述第1方向上位于与上述第1端部相反侧的第2端部。上述控制布线包含与上述控制电极的上述第1端部电连接的第1布线部、与上述控制电极的上述第2端部电连接的第2布线部、和位于上述第1布线部与上述第2布线部之间、在与上述第1方向交叉的第2方向上延伸且与上述控制电极交叉的第3布线部。上述第3布线部在与上述控制电极交叉的位置处电连接于上述控制电极。

【技术实现步骤摘要】
半导体装置关联申请本申请主张享受以日本专利申请2019－44024号(申请日：2019年3月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
实施方式涉及半导体装置。
技术介绍
在具有沟槽栅构造的半导体装置中，多数半导体装置具有将栅极端设置在包含高浓度的杂质的区域中的构造。由此，能够将栅极端的电场集中缓和并将静电耐压(日语：静耐圧)增大。但是，有由关断(turnoff)时的碰撞离化引起的电流集中于漂移区域中突出的高浓度区域并使雪崩耐量下降的情况。
技术实现思路
实施方式提供一种使雪崩耐量提高的半导体装置。实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层；第1电极，选择性地设置在上述半导体部的表面上；控制电极，配置于在上述半导体部的上述表面侧设置的沟槽的内部，隔着第1绝缘膜而与上述半导体部电绝缘；以及控制布线，设置在上述半导体部的上述表面上，与上述控制电极电连接。上述半导体部还包含：第2导电型的第2半导体层和第1导电型的第3半导体层。上述第2半导体层与上述第1电极电连接，包含位于上述第1电极与上述第1半导体层之间的第1区域、和位于上述控制布线与上述第1半导体层之间的第2区域。上述第3半导体层选择性地设置在上述第2半导体层的上述第1区域与上述第1电极之间且与上述第1电极电连接。上述控制电极在沿着上述半导体部的上述表面的第1方向上延伸，隔着上述第1绝缘膜而与上述第1半导体层、上述第2半导体层以及上述第3半导体层中的至少一部分相面对，隔着第2绝缘膜而与上述第1电极电绝缘。上述控制电极包含位于上述第1电极与上述半导体部之间的部分；位于上述控制布线与上述半导体部之间的部分，并具有位于上述第1方向的第1端部；和在上述第1方向上位于与上述第1端部相反侧的第2端部。上述控制布线包含与上述控制电极的上述第1端部电连接的第1布线部、与上述控制电极的上述第2端部电连接的第2布线部、和位于上述第1布线部与上述第2布线部之间、在与上述第1方向交叉的第2方向上沿着上述半导体部的上述表面延伸且在上述第1端部与上述第2端部之间交叉于在上述第1方向上延伸的一体的上述控制电极的第3布线部。上述第2区域位于上述第1半导体层与上述第3布线部之间，上述第3布线部在与上述控制电极交叉的位置处电连接于上述控制电极。附图说明图1是表示实施方式的半导体装置的示意平面图。图2是表示实施方式的半导体装置的示意截面图。图3的(a)以及(b)是表示实施方式的半导体装置的其他的示意截面图。图4的(a)以及(b)是表示比较例的半导体装置的示意截面图。图5的(a)以及(b)是表示实施方式的变形例的半导体装置的示意截面图。图6是表示实施方式的其他的变形例的半导体装置的示意截面图。具体实施方式以下，边参照附图边说明实施方式。对附图中的相同部分附加相同的标号而适当省略其详细说明，对于不同的部分进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定限定为与现实的相同。并且，即使是表示相同的部分的情况，也有根据附图而相互的尺寸或比例被不同的表示的情况。进而，使用各图中示出的X轴、Y轴以及Z轴来说明各部分的配置以及构成。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。并且，有将Z方向作为上方、将其相反方向作为下方来说明的情况。图1是表示实施方式的半导体装置1的示意平面图。半导体装置1例如是IGBT(InsulatedGateBipolarTransistor)。另外，以下的实施方式是例示，不是限定于IGBT。半导体装置1例如具备半导体部10、发射极电极20(第1电极)、栅极电极30、栅极焊盘40和栅极布线50。半导体部10例如是硅。发射极电极20、栅极焊盘40以及栅极布线50设置在半导体部10的表面上。如图1所示，发射极电极20选择性地设置在半导体部10的表面上。发射极电极20例如在半导体部10的表面上配置有多个。发射极电极20在例如X方向上排列配置。栅极焊盘40配置在例如半导体部10的表面上的四角中的1个角。栅极布线50配置为与栅极焊盘40相连并包围发射极电极20。栅极布线50包含将多个发射极电极20包围的布线部50a、和配置在邻接的发射极电极20之间的布线部50b。布线部50b设置为与布线部50a相连。栅极电极30具有在X方向延伸并位于半导体部10与发射极电极20之间的部分、和位于半导体部10与栅极布线50之间的部分。栅极电极30具有例如第1端部30ea和第2端部30eb。第2端部30eb位于X方向上的第1端部30ea的相反侧。栅极布线50的布线部50a包含第1布线部50aa和第2布线部50ab。第1布线部50aa与栅极电极30的第1端部30ea电连接，第2布线部50ab与第2端部30eb电连接。布线部50b(第3布线部)位于第1布线部50aa与第2布线部50ab之间，并与栅极电极30交叉。布线部50b在与栅极电极30交叉的位置处电连接于栅极电极30。第1布线部50aa、第2布线部50ab以及布线部50b分别在Y方向上延伸。图2是表示实施方式的半导体装置1的示意截面图。图2是表示沿着图1中示出的A－A线的截面的示意图。如图2所示，半导体装置1还具备设置在半导体部10的背面上的集电极电极60。半导体部10包含n型基极(base)层13、p型基极层15和n型发射极层17。p型基极层15例如设置在n型基极层13与发射极电极20之间。n型发射极层17选择性地设置在p型基极层15与发射极电极20之间。n型发射极层17含有与n型基极层13的n型杂质相比更高浓度的n型杂质。发射极电极20与p型基极层15以及n型发射极层17电连接。栅极电极30配置在设置于半导体部10的表面侧的栅极沟槽GT的内部。栅极电极30位于半导体部10与发射极电极20之间，隔着栅极绝缘膜33而与半导体部10电绝缘。并且，栅极电极30隔着层间绝缘膜35而与发射极电极20电绝缘。栅极绝缘膜33以及层间绝缘膜35例如是硅氧化膜。栅极沟槽GT具有从半导体部10的表面直到n型基极层13的深度。栅极电极30设置为，隔着栅极绝缘膜33而与n型基极层13、p型基极层15以及n型发射极层17中的至少一部分相面对。半导体部10还包含p型集电极层18和n型缓冲层19。p型集电极层18设置在n型基极层13与集电极电极60之间。集电极电极60例如与p型集电极层18相接，与p型集电极层18电连接。n型缓冲层19设置在n型基极层13与p型集电极层18之间。n型缓冲层19包含与n型基极层13的n型杂质相比更高浓度的n型杂质。图3的(a)以及(b)是表示实施方式的半导体装置1的其他的示意截面图。图3的(a)是表示沿着图1中所示的B－B线的截面的示意图。图3的(b)是表示沿着图1中所示的C－C线的截面的示意图。如图3的(a)所示，p型基极层本文档来自技高网...

【技术保护点】
1.一种半导体装置，其中，具备：/n半导体部，包含第1导电型的第1半导体层；/n第1电极，选择性地设置在上述半导体部的表面上；/n控制电极，一体地设置于在上述半导体部的上述表面侧设置的沟槽的内部，隔着第1绝缘膜而与上述半导体部电绝缘；以及/n控制布线，设置在上述半导体部的上述表面上，与上述控制电极电连接，/n上述半导体部还包含：/n第2导电型的第2半导体层，包含位于上述第1电极与上述第1半导体层之间的第1区域、和位于上述控制布线与上述第1半导体层之间的第2区域，该第2导电型的第2半导体层与上述第1电极电连接；以及/n第1导电型的第3半导体层，选择性地设置在上述第2半导体层的上述第1区域与上述第1电极之间且与上述第1电极电连接，/n上述控制电极，在沿着上述半导体部的上述表面的第1方向上延伸，隔着上述第1绝缘膜而与上述第1半导体层、上述第2半导体层以及上述第3半导体层中的至少一部分相面对，隔着第2绝缘膜而与上述第1电极电绝缘，包含：位于上述第1电极与上述半导体部之间的第1部分；位于上述控制布线与上述半导体部之间的第2部分；第1端部；和第2端部，上述第1部分、上述第2部分、上述第1端部以及上述第2端部沿着上述第1方向排列，上述第1部分以及上述第2部分位于上述第1端部以及上述第2端部之间，/n上述控制布线包含：与上述控制电极的上述第1端部电连接的第1布线部；与上述控制电极的上述第2端部电连接的第2布线部；以及位于上述第1布线部与上述第2布线部之间、在与上述第1方向交叉的第2方向上沿着上述半导体部的上述表面延伸、在上述第1端部与上述第2端部之间交叉于上述控制电极的第3布线部，上述第3布线部在与上述控制电极的上述第2部分交叉的位置处电连接于上述控制电极。/n...

【技术特征摘要】
20190311 JP 2019-0440241.一种半导体装置，其中，具备：
半导体部，包含第1导电型的第1半导体层；
第1电极，选择性地设置在上述半导体部的表面上；
控制电极，一体地设置于在上述半导体部的上述表面侧设置的沟槽的内部，隔着第1绝缘膜而与上述半导体部电绝缘；以及
控制布线，设置在上述半导体部的上述表面上，与上述控制电极电连接，
上述半导体部还包含：
第2导电型的第2半导体层，包含位于上述第1电极与上述第1半导体层之间的第1区域、和位于上述控制布线与上述第1半导体层之间的第2区域，该第2导电型的第2半导体层与上述第1电极电连接；以及
第1导电型的第3半导体层，选择性地设置在上述第2半导体层的上述第1区域与上述第1电极之间且与上述第1电极电连接，
上述控制电极，在沿着上述半导体部的上述表面的第1方向上延伸，隔着上述第1绝缘膜而与上述第1半导体层、上述第2半导体层以及上述第3半导体层中的至少一部分相面对，隔着第2绝缘膜而与上述第1电极电绝缘，包含：位于上述第1电极与上述半导体部之间的第1部分；位于上述控制布线与上述半导体部之间的第2部分；第1端部；和第2端部，上述第1部分、上述第2部分、上述第1端部以及上述第2端部沿着上述第1方向排列，上述第1部分以及上述第2部分位于上述第1端部以及上述第2端部之间，
上述控制布线包含：与上述控制电极的上述第1端部电连接的第1布线部；与上述控制电极的上述第2端部电连接的第2布线部；以及位于上述第1布线部与上述第2布线部之间、在与上述第1方向交叉的第2方向上沿着上述半导体部的上述表面延伸、在上述第1端部与上述第2端部之间交叉于上述控制电极的第3布线部，上述第3布线部在与上述控制电极的上述第2部分交叉的位置处电连接于上述控制电极。


2.如权利要求1所述的半导体装置，其中，
上述第1布线部以及上述第2布线部在上述第2方向上延伸。


3.如权利要求1所述的半导体装置，其中，
上述第2半导体层的第2区域包含与上述第1区域的第2导电型杂质相比更高浓度的第2导电型杂质。


4.如权利要求1所述的半导体装置，其中，
上述第2半导体层还包含第3区域以及第4区域，上述第1区域到第4区域在上述第1方向排列，上述第1区域以及上述第2区域位于上述第3区域与上述第4区域之间，
上述第2区域位于上述第1半导体层与上述第3布线部之间，上述第3区域位于上述第1半导体层与上述第1布线部之间，上述第4区域位于上述第1半导体层与上述第2布线部之间，
上述第3区域以及上述第4区域在与上述半导体部的上述表面正交的第3方向上，具有比上述控制电极的宽度宽的宽度，
上述控制电极的上述第1端部位于上述第3区域之中，上述控制电极的上述第2端部位于上述第4区域之中。
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【专利技术属性】
技术研发人员：莟邦宽，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本;JP