【技术实现步骤摘要】
【国外来华专利技术】用于低温堆叠晶体管接触部的顶部NMOS晶体管中的III-V源极/漏极
本公开的实施例处于集成电路结构的领域，并且特别是用于低温堆叠晶体管接触部的顶部NMOS晶体管中的III-V源极/漏极的领域。
技术介绍
在过去的几十年内，集成电路中的特征的缩放一直是不断发展的半导体行业背后的驱动力。缩放到越来越小的特征使得能够实现半导体芯片的有限基板面（realestate）上的增加的功能单元密度。例如，缩小晶体管大小允许在芯片上并入增加的数量的存储器或逻辑器件，从而有助于制造具有增加能力的产品。然而，对越来越多能力的驱动并非没有问题。优化每个器件的性能的必要性变得越来越显著。在集成电路器件的制造中，随着器件尺寸继续缩减，多栅极晶体管已经变得更加普遍。然而，缩放多栅极晶体管并不是一直没有后果。随着微电子电路的这些基本构造块的尺寸减小以及随着在给定区中制造的基本构造块的绝对数量增加，对用于制造这些构造块的半导体过程的约束已经变得不堪重负。因此，未来技术节点所需的功能组件的制造可能需要引入新方法，或将新技术集成到当前制...
【技术保护点】
1.一种集成电路结构，包括：/n下部器件层，其包括第一结构，所述第一结构包括多个PMOS晶体管；以及/n在下部器件层上形成的上部器件层，上部器件层包括第二结构，所述第二结构包括具有III-V族材料源极/漏极区的多个NMOS晶体管。/n
【技术特征摘要】
【国外来华专利技术】1.一种集成电路结构，包括：
下部器件层，其包括第一结构，所述第一结构包括多个PMOS晶体管；以及
在下部器件层上形成的上部器件层，上部器件层包括第二结构，所述第二结构包括具有III-V族材料源极/漏极区的多个NMOS晶体管。
2.根据权利要求1所述的集成电路结构，其中所述多个NMOS晶体管是非平面的。
3.根据权利要求1所述的集成电路结构，其中III-V族材料源极/漏极区包括砷化铟镓（InxGayAsy）的窄带隙合金。
4.根据权利要求1所述的集成电路结构，其中III-V族材料源极/漏极区包括以下各项之一：砷化铟（InAs）、锑化铟（InSb）、砷化铟锑（InAsSb）、砷化镓（GaAs）、砷化镓锑（GaAsSb）、磷化铟（InP）、锗（Ge）和硅锗（SiGe）。
5.根据权利要求1所述的集成电路结构，其中III-V族材料的使用减小用于处理包括形成在所述多个PMOS晶体管上的所述多个NMOS晶体管的堆叠的最高温度预算。
6.根据权利要求1所述的集成电路结构，其中所述多个NMOS晶体管中的NMOS晶体管包括：
在栅极介电层上形成的栅电极，所述栅极介电层在鳍状物上形成；
一对侧壁间隔物，其沿栅电极的相对侧而形成；以及
III-V族源极/漏极区，其形成在栅电极的相对侧上并且在栅电极下方延伸，并且其中III-V族源极/漏极区形成为与侧壁间隔物相邻并且在栅极介电层的顶表面上方。
7.根据权利要求6所述的集成电路结构，其中所述多个NMOS晶体管中的相应NMOS晶体管进一步包括直接接触III-V族材料源极/漏极区的金属接触部。
8.根据权利要求1所述的集成电路结构，其中上部器件层形成在下部器件层上的结合层材料上。
9.根据权利要求8所述的集成电路结构，其中结合层材料包括氧化物层。
10.根据权利要求1所述的集成电路结构，其中所述多个PMOS晶体管是非平面的。
11.根据权利要求10所述的集成电路结构，其中所述多个PMOS晶体管中的PMOS晶体管包括：
在栅极介电层上形成的栅电极，所述栅极介电层在硅层上形成；
一对侧壁间隔物，其沿栅电极的相对侧而形成；以及
一对源极/漏极区，其形成在栅电极的相对侧上并且在栅电极下方延伸。
12.根据权利要求1所述的集成电路结构，其中第二多个NMOS晶体管形成为多栅极晶体管、垂直圆形栅极（CG）晶体管和纳米线晶体管中的至少一个。
13.根据权利要求12所述的集成电路结构，其中所述多个PMOS晶体管形成为多栅极晶体管、垂直圆形栅极（CG）晶体管和纳米线晶体管中的至少一个。
14.根据权利要求1所述的集成电路结构，其中所述第二多个NMOS晶体管两者形成为相同类型的晶体管架构，所述晶体管架构包括finFET、多栅极、垂直圆形栅极（CG）和纳米线中的至少一个。
15.一种集成电路结构，包括：
下部器件层，其包括第一结构，所述第一结构包括多个PMOS晶体管，其中所述多个PMOS晶体管中的相应PMOS晶体管包括：
在栅极介电层上形成的栅电极，所述栅极介电层在硅层上形成；
一对侧壁间隔物，其沿栅电极的相对侧而形成；以及
一对源极/漏极区，其形成在栅电极的...
【专利技术属性】
技术研发人员：G德维，R皮拉里塞蒂，AD利拉克，W拉赫马迪，R梅汉德鲁，全箕玟，A范，HJ俞，P莫罗，黄政颖，MV梅茨，JT卡瓦利罗斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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