半导体元件及其制造方法技术

本发明专利技术公开一种半导体元件及其制造方法，该半导体元件包括基底、隔离结构、阻障结构、第一导体层、第二导体层、第一栅介电层以及第二栅介电层。基底具有第一区与第二区。阻障结构位于隔离结构上。第一导体层位于第一区上。第二导体层位于第二区上。第一栅介电层位于第一导体层与第一区的基底之间。第二栅介电层位于第二导体层与第二区的基底之间。隔离结构分隔第一栅介电层与第二栅介电层。

【技术实现步骤摘要】
半导体元件及其制造方法
本专利技术涉及一种集成电路及其制造方法，且特别是涉及一种半导体元件及其制造方法。
技术介绍
在集成电路制造技术中，对多晶硅进行预掺杂(pre-doping)注入制作工艺可降低多晶硅的电阻值。另外，此预掺杂注入制作工艺也可减少多晶硅空乏现象(polydepletionphenomenon)。然而，随着集成电路愈变愈小，在预掺杂注入制作工艺与退火制作工艺之后，N型金属氧化物半导体(N-MetalOxideSemiconductor，NMOS)元件与P型金属氧化物半导体(P-MetalOxideSemiconductor，PMOS)元件之间的多晶硅栅极区域的相互扩散(inter-diffusion)情况将变得更加严重。此相互扩散将影响临界电压(thresholdvoltage)，且进一步地限制未来微型化元件的发展。因此，如何提出一种半导体元件及其制造方法，以降低NMOS元件与PMOS元件之间多晶硅栅极区域的相互扩散将成为重要的一门课题。
技术实现思路
本专利技术提供一种半导体元件，其通过将阻障结构形本文档来自技高网...

【技术保护点】
1.一种半导体元件，其特征在于，包括：/n基底，具有第一区与第二区；/n隔离结构，位于所述第一区与所述第二区之间的所述基底中；/n阻障结构，位于所述隔离结构上；/n第一导体层，位于所述第一区上；/n第二导体层，位于所述第二区上；/n第一栅介电层，位于所述第一导体层与所述第一区的所述基底之间；以及/n第二栅介电层，位于所述第二导体层与所述第二区的所述基底之间，其中所述隔离结构分隔所述第一栅介电层与所述第二栅介电层。/n

【技术特征摘要】
20190104 TW 1081003481.一种半导体元件，其特征在于，包括：
基底，具有第一区与第二区；
隔离结构，位于所述第一区与所述第二区之间的所述基底中；
阻障结构，位于所述隔离结构上；
第一导体层，位于所述第一区上；
第二导体层，位于所述第二区上；
第一栅介电层，位于所述第一导体层与所述第一区的所述基底之间；以及
第二栅介电层，位于所述第二导体层与所述第二区的所述基底之间，其中所述隔离结构分隔所述第一栅介电层与所述第二栅介电层。


2.如权利要求1所述的半导体元件，其中所述阻障结构包括下部与上部，所述下部与所述上部具有不同的介电材料。


3.如权利要求1所述的半导体元件，其中所述阻障结构分隔所述第一导体层与所述第二导体层，且所述第一导体层的顶面、所述第二导体层的顶面以及所述阻障结构的顶面实质上共平面。


4.如权利要求1所述的半导体元件，其中所述第一导体层与所述第二导体层彼此连接以形成连续的导体结构，所述导体结构横越所述阻障结构且覆盖所述第一栅介电层与所述第二栅介电层。


5.如权利要求4所述的半导体元件，其中所述导体结构包括：
所述第一导体层，具有N型掺质；
所述第二导体层，具有P型掺质；以及
第三导体层，位于所述第一导体层与所述第二导体层之间且具有所述N型掺质与所述P型掺质。


6.如权利要求1所述的半导体元件，还包括：金属硅化物层位于所述第一导体层、所述第二导体层以及所述...

【专利技术属性】
技术研发人员：廖宏魁，刘振强，时国昇，施咏尧，徐铭聪，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71