具有屏蔽层的三维存储器器件以及用于制造其的方法技术

公开了具有屏蔽层的三维(3D)存储器器件的实施例和用于形成3D存储器器件的方法。在示例中，3D存储器器件包括衬底、设置在衬底上的外围器件、均在外围器件上竖直地延伸的多个存储器串、设置在多个存储器串上方并与多个存储器串接触的半导体层、以及设置在外围器件和多个存储器串之间的屏蔽层。屏蔽层包括被配置为在3D存储器器件的操作期间接收接地电压的传导区。

【技术实现步骤摘要】
具有屏蔽层的三维存储器器件以及用于制造其的方法本申请是申请日为2018年6月28日、申请号为201880000972.7、专利技术名称为“具有屏蔽层的三维存储器器件以及用于制造其的方法”的专利技术专利的分案申请。
本公开的实施例涉及三维(3D)存储器器件及其制造方法。
技术介绍
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得有挑战性和高成本。结果，用于平面存储单元的存储器密度接近上限。3D存储器结构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和外围器件，以用于控制往返于存储器阵列的信号。
技术实现思路
本文公开了具有屏蔽层的3D存储器器件及其制造方法的实施例。在一个示例中，3D存储器器件包括衬底、设置在衬底上的外围器件、均在外围器件上方竖直地延伸的多个存储器串、设置在多个存储器串上方并与多个存储器串接触的半导体层、以及设置在外围器件与多个存储器串之间的屏蔽层。屏蔽层包括被配置为在3D存本文档来自技高网...

【技术保护点】
1.一种三维(3D)存储器器件，包括：/n衬底；/n外围器件，其设置在所述衬底上；/n多个存储器串，其均在所述外围器件上方竖直地延伸；/n半导体层，其设置在所述多个存储器串上方并与所述多个存储器串接触；/n屏蔽层，其设置在所述外围器件和所述多个存储器串之间，其中，所述屏蔽层包括被配置为在所述3D存储器器件的操作期间接收接地电压的传导区；/n第一互连层，其设置在所述外围器件和所述屏蔽层之间；以及/n第二互连层，其设置在所述多个存储器串和所述屏蔽层之间，并且/n其中：/n所述第一互连层和所述第二互连层中的每一个包括多个互连结构；/n所述屏蔽层的所述传导区大体上覆盖所述第一互连层和所述第二互连层中的...

【技术特征摘要】
1.一种三维(3D)存储器器件，包括：
衬底；
外围器件，其设置在所述衬底上；
多个存储器串，其均在所述外围器件上方竖直地延伸；
半导体层，其设置在所述多个存储器串上方并与所述多个存储器串接触；
屏蔽层，其设置在所述外围器件和所述多个存储器串之间，其中，所述屏蔽层包括被配置为在所述3D存储器器件的操作期间接收接地电压的传导区；
第一互连层，其设置在所述外围器件和所述屏蔽层之间；以及
第二互连层，其设置在所述多个存储器串和所述屏蔽层之间，并且
其中：
所述第一互连层和所述第二互连层中的每一个包括多个互连结构；
所述屏蔽层的所述传导区大体上覆盖所述第一互连层和所述第二互连层中的所述多个互连结构的面积。


2.根据权利要求1所述的3D存储器器件，其中，所述传导区在大约20℃下具有至少大约1.0×104S/m的导电率。


3.根据权利要求1所述的3D存储器器件，其中，所述传导区包括金属、金属合金、金属硅化物、掺杂半导体和导电有机材料中的至少一种。


4.根据权利要求1-3中的任一项所述的3D存储器器件，其中，所述屏蔽层的厚度在大约1nm和大约1μm之间。


5.根据权利要求1-3中的任一项所述的3D存储器器件，其中，所述接地电压在大约0.1V和大约50V之间。


6.根据权利要求1所述的3D存储器器件，其中，所述屏蔽层设置在所述第一互连层和所述第二互连层之间，并且所述屏蔽层被配置为在所述3D存储器器件的操作期间减少所述第一互连层和所述第二互连层之间的耦合。


7.根据权利要求1所述的3D存储器器件，还包括第一触点，所述第一触点竖直地延伸穿过所述屏蔽层并与所述第一互连层和所述第二互连层接触。


8.根据权利要求7所述的3D存储器器件，其中，所述屏蔽层包括电隔离所述传导区和所述第一触点的隔离区。


9.根据权利要求7所述的3D存储器器件，还包括：
交替导体/电介质叠置体，其设置在所述半导体层下方，其中，所述多个存储器串中的每个存储器串竖直地延伸穿过所述交替导体/电介质叠置体；
第三互连层，其设置在所述半导体层上方。


10.根据权利要求9所述的3D存储器器件，还包括第二触点，所述第二触点竖直地延伸穿过所述交替导体/电介质叠置体和所述半导体层并与所述第二互连层接触，使得所述第一互连层电连接到所述第三互连层。


11.根据权利要求6-10中的任一项所述的3D存储器器件，还包括位于所述第一互连层和所述第二互连层之间的键合界面。


12.根据权利要求11所述的3D存储器器件，其中，所述键合界面位于所述第一互连层和所述屏蔽层之间。


13.根据权利要求11所述的3D存储器器件，其中，所述键合界面位于所述第二互连层和所述屏蔽层之间。


14.根据权利要求6-10中的任一项所述的3D存储器器件，还包括位于所述第一互连层和所述屏蔽层之间的电介质膜。


15.根据权利要求6-10中的任一项所述的3D存储器器件，还包括位于所述第二互连层和所述屏蔽层之间的电介质膜。


16.根据权利要求1所述的3D存储器器件，其中，所述半导体层包括单晶硅。


17.根据权利要求1中的任一项所述的3D存储器器件，其中，所述多个存储器串中的每个存储器串包括漏极选择门和位于所述漏极选择门上方的源极选择门。


18.一种三维(3D)存储器器件，包括：
衬底；
多个存储器串，其均在所述衬底上竖直地延伸；
外围器件，其设置在所述多个存储器串上方；
半导体层，其设置在所述外围器件上方并与所述外围器件接触；
屏蔽层，其设置在所述多个存储器串和所述外围器件之间，其中，所述屏蔽层包括被配置为在所述3D存储器器件的操作期间接收接地电压的传导区；
第一互连层，其设置在所述外围器件和所述屏蔽层之间；以及
第二互连层，其设置在所述多个存储器串和所述屏蔽层之间，并且
其中：
所述第一互连层和所述第二互连层中的每一个包括多个互连结构；
所述屏蔽层的所述传导区大体上覆盖所述第一互连层和所述第二互连层中的所述多个互连结构的面积。


19.根据权利要求18所述的3D存储器器件，其中，所述传导区在大约20℃下具有至少大约1.0×104S/m的导电率。


20.根据权利要求18所述的3D存储器器件，其中，所述传导区包括金属、金属合金、金属硅化物、掺杂半导体和导电有机材料中的至少一种。


21.根据权利要求18中的任一项所述的3D存储器器件，其中，所述屏蔽层的厚度在大约1nm和大约1μm之间。


22.根据权利要求18中的任一项所述的3D存储器器件，其中，所述接地电压在大约0.1V和大约50V之间。


23.根据权利要求18所述的3D存储器器件，其中，所述屏蔽层设置在所述第一互连层和所述第二互连层之间，并且所述屏蔽层被配置为在所述3D存储器器件的操作期间减少所述第一互连层和所述第二互连层之间的耦合。


24.根据权利要求18所述的3D存储器器件，还包括第一触点，所述第一触点竖直地延伸穿过所述屏蔽层并与所述第一互连层和所述第二互连层接触。


25.根据权利要求24所述的3D存储器器件，其中，所述屏蔽层包括电隔离所述传导区和所述第一触点的隔离区。


26.根据权利要求24的3D所述的存储器器件，还包括：
交替导体/电介质叠置体，其设置在所述衬底上，其中，所述多个存储器串中的每个存储器串竖直地延伸穿过所述交替导体/电介质叠置体；
第三互连层，其设置在所述半导体层上方。


27.根据权利要求24所述的3D存储器器件，还包括第二触点，所述第二触点竖直地延伸穿过所...

【专利技术属性】
技术研发人员：霍宗亮，夏志良，肖莉红，陈俊，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42