半导体器件结构及其制作方法技术

本发明专利技术提供一种半导体器件结构及其制作方法，半导体器件结构包括：衬底；第一晶体管，悬空于衬底之上；第二晶体管，悬空于衬底之上，且与第一晶体管具有间距；第一字线，位于第一栅极外围，且与第一栅极接触连接；第二字线，位于第二栅极外围，且与第二栅极接触连接；位线，与第一漏极电连接；源极线，与第二源极电连接。本发明专利技术制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件结构单位面积下的存储容量。

【技术实现步骤摘要】
半导体器件结构及其制作方法
本专利技术属于集成电路设计制造，特别是涉及一种半导体器件结构及其制作方法。
技术介绍
现有的非易失存储器(NOR)广泛应用于主控芯片、汽车电子及工控领域，主要用于存储芯片运行程序和关键数据。随着工艺制程的不断演变，内嵌存储器芯片处于成本及容量的考虑，也在同步的进行缩减；但由于寄生效应、读取干扰及耦合效应等问题制约着平面结构存储器单元格的缩小。同时，现有的平面结构存储器存在存储容量较小、可靠性差及读写擦除速率较慢等问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体器件结构及其制作方法，用于解决现有技术中的平面结构存储器存在的存储容量较小、可靠性差及读写擦除速率较慢等问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体器件结构，所述半导体器件结构包括：衬底；第一晶体管，悬空于所述衬底之上；所述第一晶体管包括：第一沟道，悬空于所述衬底之上；第一栅氧化层，包围于所述第一沟槽外围；第一栅介质层，包围于所述第一栅氧化层外本文档来自技高网...

【技术保护点】
1.一种半导体器件结构，其特征在于，包括：/n衬底；/n第一晶体管，悬空于所述衬底之上；所述第一晶体管包括：/n第一沟道，悬空于所述衬底之上；/n第一栅氧化层，包围于所述第一沟槽外围；/n第一栅介质层，包围于所述第一栅氧化层外围；/n第二栅氧化层，包围于所述第一栅介质层外围；/n第一栅极，包围于所述第二栅氧化层外围；/n第一源极及第一漏极，分别连接于所述第一沟道的两端；/n第二晶体管，悬空于所述衬底之上，且与所述第一晶体管具有间距；所述第二晶体管包括：/n第二沟道，悬空于所述衬底之上，且与所述第一沟道具有间距；/n第二栅介质层，包围于所述第二沟道外围；/n第二栅极，包围于所述第二栅介质层外围；...

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：
衬底；
第一晶体管，悬空于所述衬底之上；所述第一晶体管包括：
第一沟道，悬空于所述衬底之上；
第一栅氧化层，包围于所述第一沟槽外围；
第一栅介质层，包围于所述第一栅氧化层外围；
第二栅氧化层，包围于所述第一栅介质层外围；
第一栅极，包围于所述第二栅氧化层外围；
第一源极及第一漏极，分别连接于所述第一沟道的两端；
第二晶体管，悬空于所述衬底之上，且与所述第一晶体管具有间距；所述第二晶体管包括：
第二沟道，悬空于所述衬底之上，且与所述第一沟道具有间距；
第二栅介质层，包围于所述第二沟道外围；
第二栅极，包围于所述第二栅介质层外围；
第二源极及第二漏极，分别连接于所述第二沟道的两端，且所述第二漏极与与其相邻的所述第一源极电连接；
第一字线，位于所述第一栅极外围，且与所述第一栅极接触连接；
第二字线，位于所述第二栅极外围，且与所述第二栅极接触连接；
位线，与所述第一漏极电连接；
源极线，与所述第二源极电连接。


2.根据权利要求1所述的半导体器件结构，其特征在于：所述第一沟道及所述第二沟道均包括纳米片。


3.根据权利要求1所述的半导体器件结构，其特征在于：所述第一栅氧化层、所述第一栅介质层及所述第二栅氧化层的总厚度介于50埃～150埃之间。


4.根据权利要求1所述的半导体器件结构，其特征在于：所述第一沟道的横截面形状包括圆角矩形，所述第二沟道的横截面形状包括圆角矩形。


5.根据权利要求1所述的半导体器件结构，其特征在于：所述第一沟道的掺杂类型与所述第一源极的掺杂类型及所述第一漏极的掺杂类型相同；所述第二沟道的掺杂类型与所述第二源极的掺杂类型及所述第二漏极的掺杂类型相同。


6.根据权利要求1至5中任一项所述的半导体器件结构，其特征在于：所述半导体器件结构包括若干个所述第一晶体管、若干个所述第二晶体管、若干条所述第一字线、若干条所述第二字线、若干条所述位线及若干条所述源极线；其中，若干个所述第一晶体管与若干个所述第二晶体管均呈多行多列排布，且每两行所述第一晶体管与每两行所述第二晶体管交替间隔排布；所述第一字线沿所述第一晶体管列排布的方向延伸，且将位于同一行的各所述第一晶体管的栅极依次串接；所述第二字线沿所述第二晶体管列排布的方向延伸，且将位于同一行的各所述第二晶体管的栅极依次串接；所述位线沿所述第一晶体管及所述第二晶体管行排布的方向延伸，且将位于同一列的所述第一晶体管的漏极依次串接；所述源极线沿所述第二晶体管的列排布方向延伸，且将相邻两行源极相连接的第二晶体管的源极依次串接。


7.根据权利要求6所述的半导体器件结构，其特征在于：自所述衬底向上至少包括两个上下堆叠的所述第一晶体管，且相邻上下两所述第一晶体管之间具有间距；自所述衬底向上至少包括两个上下堆叠的所述第二晶体管，且相邻上下两所述第二晶体管之间具有间距。


8.根据权利要求6所述的半导体器件结构，其特征在于：所述第一晶体管与位于同一列中且最近邻的所述第二晶体管共同构成一存储单元格，同...

【专利技术属性】
技术研发人员：马强，李天慧，平延磊，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：山东;37