半导体器件以及用于制造此类半导体器件的方法技术

公开了一种半导体器件，包括：半导体衬底，其包括在源极区与漏极区之间的沟道区；布置成与该沟道区相互作用的栅极结构；以及布置在该沟道区与该栅极结构之间的介电结构。介电结构包括高k介电层或高k铁电层以及与该高k介电层或该高k铁电层直接接触的至少一个二维(2D)h‑BN层。

【技术实现步骤摘要】
半导体器件以及用于制造此类半导体器件的方法
本公开涉及一种半导体器件以及用于制造此类半导体器件的方法。本公开涉及逻辑和存储器半导体器件两者。
技术介绍
在半导体器件(逻辑或存储器器件)的加工期间，热退火步骤例如对于源极和漏极(S/D)注入而言是必需的。然而，这种热退火可能引起金属原子扩散到高k栅极电介质中和/或高k电介质中的氧原子扩散到下面的硅中。这些扩散过程使器件的可靠性以及逻辑和存储器器件两者中的栅极氧化物的耐久性降级。该问题的可能的解决方案是在栅极电介质堆叠中引入扩散势垒(或通常也被称为界面钝化层)。可在栅堆叠(其包括栅极电介质堆叠以及该栅极电介质堆叠上的栅电极堆叠)中插入势垒层以防止不期望的界面反应。这些势垒层的引入有利于栅堆叠的电气性能。可例如在高k介电层与衬底之间插入势垒层以阻止氧从高k电介质扩散到下面的衬底中，或者可在高k介电层与金属栅电极之间插入势垒层以阻止金属从金属栅电极扩散到高k介电层中。在Yum等人的文章“外延ALDBeO：用于EOT缩放和可靠性改进的高效氧扩散势垒(EpitaxialALDBeO:efficien本文档来自技高网...

【技术保护点】
1.一种半导体器件(1)，包括：/n-半导体衬底，所述半导体衬底包括在源极区(102)与漏极区(103)之间的沟道区(101)；/n-布置在所述半导体衬底上以与所述沟道区(101)相互作用的栅极结构(112)；/n-布置在所述沟道区(101)与所述栅极结构(112)之间的介电结构(111)，所述介电结构(111)包括/no高k介电层或高k铁电层(106)以及与所述高k介电层或所述高k铁电层(106)直接接触的至少一个二维(2D)h-BN层(104、105)。/n

【技术特征摘要】
20181228 EP 18248304.01.一种半导体器件(1)，包括：
-半导体衬底，所述半导体衬底包括在源极区(102)与漏极区(103)之间的沟道区(101)；
-布置在所述半导体衬底上以与所述沟道区(101)相互作用的栅极结构(112)；
-布置在所述沟道区(101)与所述栅极结构(112)之间的介电结构(111)，所述介电结构(111)包括
o高k介电层或高k铁电层(106)以及与所述高k介电层或所述高k铁电层(106)直接接触的至少一个二维(2D)h-BN层(104、105)。


2.根据权利要求1所述的半导体器件(1)，其特征在于，所述至少一个2Dh-BN层(104、105)位于所述沟道区(101)与所述高k介电层或所述高k铁电层(106)之间。


3.根据权利要求1所述的半导体器件(1)，其特征在于，所述至少一个2Dh-BN层(104、105)位于所述高k介电层或所述高k铁电层(106)与所述栅极结构(112)之间。


4.根据前述权利要求中任一项所述的半导体器件(1)，其特征在于，所述介电结构进一步包括与所述高k介电层或所述高k铁电层(106)直接接触的处于所述至少一个2Dh-BN层(104、105)所位于的高k介电层或高k铁电层(106)的一侧的相对侧的另一2dh-BN层(104、105)。


5.根据前述权利要求中任一项所述的半导体器件(1)，其特征在于，所述至少一个2Dh-BN层或所述另一2Dh-BN层(104、105)具有小于五个原子层的厚度。


6.根据前述权利要求中任一项所述的半导体器件(1)，其特征在于，所述高k介电层或所述高k铁电层(106)分别是基于Hf的介电层或基于Hf的铁电层。


7.根据前述权利要求中任一项所述的半导体器件(1)，其特征在于，所述栅极结构(112)包括金属栅电极。


8.一种用于制造半导体器件的方法，包括：
-在半导体衬底(100)中在源极区(102)与漏极区(10...

【专利技术属性】
技术研发人员：S·M·萨拉赫丁，A·斯佩索特，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：比利时;BE