半导体装置制造方法及图纸

得到能够以小面积而实现高耐压MOS与高耐压隔离区域的电隔离，抑制泄漏电流而提高误动作耐量的半导体装置。高电位侧电路区域(4)、低电位侧电路区域(5)以及进行高电位侧电路区域(4)与低电位侧电路区域(5)之间的信号传输的高耐压MOS(7)设置于1个半导体衬底(8)。高耐压隔离区域(9)将高电位侧电路区域(4)与低电位侧电路区域(5)进行隔离。沟槽隔离部(11)将高耐压MOS(7)与高耐压隔离区域(9)进行隔离。N型扩散层(12)在高电位侧电路区域(4)以及高耐压隔离区域(9)设置于半导体衬底(8)的上表面。与N型扩散层(12)相比杂质浓度低的N型区域(14)设置于沟槽隔离部(11)的两侧面。

【技术实现步骤摘要】
半导体装置
本专利技术涉及半导体装置。
技术介绍
构成半桥的功率芯片的驱动所使用的HVIC(HighVoltageIC)具有高电位侧电路区域、电平位移电路以及以衬底电位为基准的低电位侧电路区域。高电位侧电路区域在俯视观察时外周被RESURF(降低表面场)隔离构造的高耐压隔离区域包围，通过RESURF效应而与衬底电位以高耐压的方式电隔离。电平位移电路的高耐压MOS进行低电位侧电路区域与高电位侧电路区域之间的高电位差间的信号传输。需要使高耐压MOS与高耐压隔离区域电隔离。如果为此而在RESURF隔离构造的外部形成高耐压MOS，则芯片尺寸变大。在将浓度低的P型层用于高耐压MOS与高耐压隔离区域之间的隔离的情况下，为了抑制穿通而需要将P型层的宽度设得大。并且，由于通过PN结而进行隔离，因此需要抑制结泄漏和由寄生构造引起的泄漏。与此相对，通过沟槽隔离部而将高耐压MOS和高耐压隔离区域进行隔离，由此能够减小芯片尺寸，并且抑制由PN结引起的泄漏电流。如果在高电位侧电路区域与低电位侧电路区域之间施加高电压，则耗尽层从P型扩散层与N型扩散层的界面扩展。但是，在与沟槽隔离部接触的N型扩散层，与其它区域相比，耗尽化受到阻碍。因此，暂态性地流过泄漏电流，引起电路误动作。与此相对，提出了在沟槽隔离部的两侧面形成P型层，促进RESURF隔离构造的耗尽化的技术(例如，参照专利文献1)。专利文献1：日本专利第4326835号公报但是，存在以下问题，即，在沟槽隔离部的两侧面形成PN结，结泄漏变大。专利技术内容本专利技术就是为了解决上述这样的课题而提出的，其目的在于得到能够以小面积而实现高耐压MOS与高耐压隔离区域之间的电隔离，抑制泄漏电流而提高误动作耐量的半导体装置。本专利技术涉及的半导体装置构成为，高电位侧电路区域、低电位侧电路区域以及进行所述高电位侧电路区域与所述低电位侧电路区域之间的信号传输的高耐压MOS设置于1个半导体衬底，该半导体装置的特征在于，具有：高耐压隔离区域，其将所述高电位侧电路区域与所述低电位侧电路区域进行隔离；沟槽隔离部，其将所述高耐压MOS与所述高耐压隔离区域进行隔离；N型扩散层，其在所述高电位侧电路区域以及所述高耐压隔离区域设置于所述半导体衬底的上表面；以及N型区域，其设置于所述沟槽隔离部的两侧面，与所述N型扩散层相比杂质浓度低。专利技术的效果在本专利技术中，通过在沟槽隔离部的两侧面设置杂质浓度低的N型区域，从而促进耗尽化。因此，能够抑制在施加了高电压时暂态性地流过的泄漏电流，提高误动作耐量。另外，通过沟槽隔离部而将高耐压MOS与高耐压隔离区域进行隔离。因此，只确保沟槽隔离部的宽度即可，能够以小面积而实现高耐压MOS与高耐压隔离区域的电隔离。附图说明图1是表示实施方式1涉及的半导体装置的框图。图2是表示实施方式1涉及的半导体装置的高电位侧电路区域周边的俯视图。图3是沿图2的I-II的剖面图。图4是沿图2的III-IV的剖面图。图5是表示对比例涉及的半导体装置的俯视图。图6是表示实施方式2涉及的半导体装置的高电位侧电路区域周边的俯视图。图7是沿图6的I-II的剖面图。图8是沿图6的III-IV的剖面图。图9是表示实施方式3涉及的半导体装置的剖面图。图10是表示实施方式3涉及的半导体装置的剖面图。图11是表示实施方式4涉及的半导体装置的剖面图。图12是表示实施方式4涉及的半导体装置的剖面图。图13是表示实施方式5涉及的半导体装置的剖面图。图14是表示实施方式5涉及的半导体装置的剖面图。标号的说明半导体装置14高电位侧电路区域，5低电位侧电路区域，7高耐压MOS，8半导体衬底，9高耐压隔离区域，11沟槽隔离部，12N型扩散层，14N-型区域，24多个N型区域，25多根金属配线，26填埋绝缘膜，27空腔，28N+型层。具体实施方式参照附图，对实施方式涉及的半导体装置进行说明。对相同或相应的结构要素标注相同的标号，有时省略重复说明。实施方式1.图1是表示实施方式1涉及的半导体装置的框图。半导体装置1是用于对构成半桥的功率芯片2、3进行驱动的HVIC。半导体装置1具有高电位侧电路区域4、低电位侧电路区域5以及进行高电位侧电路区域4与低电位侧电路区域5之间的信号传输的电平位移电路6。低电位侧电路区域5以衬底电位GND为基准，根据输入信号IN而驱动功率芯片3。高电位侧电路区域4与衬底电位以高耐压的方式隔离，根据输入信号IN而驱动功率芯片2。图2是表示实施方式1涉及的半导体装置的高电位侧电路区域周边的俯视图。高电位侧电路区域4、低电位侧电路区域5以及高耐压MOS7设置于1个半导体衬底8。高耐压MOS7是设置于电平位移电路6内的高耐压NMOS或高耐压PMOS，进行高电位侧电路区域4与低电位侧电路区域5之间的信号传输。高耐压隔离区域9将高电位侧电路区域4包围，将高电位侧电路区域4与低电位侧电路区域5进行电隔离。高耐压MOS7与高耐压隔离区域9设置于同一RESURF隔离构造内。沟槽隔离部10以将高耐压隔离区域9以及高耐压MOS7包围的方式设置于低电位侧电路区域5中。沟槽隔离部11设置于从低电位侧朝向高电位侧的方向，将高耐压MOS7与高耐压隔离区域9进行隔离。N型扩散层12在高电位侧电路区域4以及高耐压隔离区域9设置于半导体衬底8的上表面。P型扩散层13在低电位侧电路区域5设置于半导体衬底8的上表面。与N型扩散层12相比杂质浓度低的N-型区域14设置于沟槽隔离部11的两侧面。此外，为了简化，在图2中只示出了N型扩散层12、P型扩散层13、沟槽隔离部10、11、N型扩散层12，省略了其它扩散层、绝缘层、多晶硅层、金属配线层。图3是沿图2的I-II的剖面图。在P型半导体衬底8之上形成有N型外延层(未图示)。在N型外延层形成有N型扩散层12。N型扩散层12满足RESURF条件，并且与N型外延层相比浓度高。RESURF条件是在将耗尽化的N型层的浓度设为N[cm-3]、厚度设为t[cm]时成为N×t≈1E+12[cm-2]的条件。在低电位侧电路区域5，在N型外延层设置有到达至半导体衬底8的P型扩散层13。在P型扩散层13设置有到达至半导体衬底8的沟槽隔离部10。沟槽隔离部10由绝缘膜填充或在侧壁形成绝缘膜并由多晶硅填充(未图示)。在P型扩散层13的表面的一部分设置有P+型扩散层15。在与P型扩散层13隔开一定距离的N型扩散层12的表面的一部分设置有N+型扩散层16。在P型扩散层13与N+型扩散层16之间的N型扩散层12的表面设置有热氧化膜层17。以覆盖热氧化膜层17的两端的方式隔开一定的距离而设置有多晶硅18、19。以覆盖它们的方式设置有绝缘层20。在多晶硅18、19之间，在绝缘层20内设置有场板(未图示)。在绝缘层20之上设置有金属配线层21、22。金属配线层21经过在绝缘层20本文档来自技高网...

【技术保护点】
1.一种半导体装置，其构成为，高电位侧电路区域、低电位侧电路区域以及进行所述高电位侧电路区域与所述低电位侧电路区域之间的信号传输的高耐压MOS设置于1个半导体衬底，/n该半导体装置的特征在于，具有：/n高耐压隔离区域，其将所述高电位侧电路区域与所述低电位侧电路区域进行隔离；/n沟槽隔离部，其将所述高耐压MOS与所述高耐压隔离区域进行隔离；/nN型扩散层，其在所述高电位侧电路区域以及所述高耐压隔离区域设置于所述半导体衬底的上表面；以及/nN型区域，其设置于所述沟槽隔离部的两侧面，与所述N型扩散层相比杂质浓度低。/n

【技术特征摘要】
20181228 JP 2018-2471011.一种半导体装置，其构成为，高电位侧电路区域、低电位侧电路区域以及进行所述高电位侧电路区域与所述低电位侧电路区域之间的信号传输的高耐压MOS设置于1个半导体衬底，
该半导体装置的特征在于，具有：
高耐压隔离区域，其将所述高电位侧电路区域与所述低电位侧电路区域进行隔离；
沟槽隔离部，其将所述高耐压MOS与所述高耐压隔离区域进行隔离；
N型扩散层，其在所述高电位侧电路区域以及所述高耐压隔离区域设置于所述半导体衬底的上表面；以及
N型区域，其设置于所述沟槽隔离部的两侧面，与所述N型扩散层相比杂质浓度低。


2.一种半导体装置，其构成为，高电位侧电路区域、低电位侧电路区域以及进行所述高电位侧电路区域与所述低电位侧电路区域之间的信号传输的高耐压MOS设置于1个半导体衬底，
该半导体装置的特征在于，具有：
高耐压隔离区域，其将所述高电位侧电路区域与所述低电位侧电路区域进行隔...

【专利技术属性】
技术研发人员：吉野学，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP