半导体装置制造方法及图纸

得到能够以小面积而实现高耐压MOS与高耐压隔离区域的电隔离，抑制泄漏电流而提高误动作耐量的半导体装置。高电位侧电路区域(4)、低电位侧电路区域(5)以及进行高电位侧电路区域(4)与低电位侧电路区域(5)之间的信号传输的高耐压MOS(7)设置于1个半导体衬底(8)。高耐压隔离区域(9)将高电位侧电路区域(4)与低电位侧电路区域(5)进行隔离。沟槽隔离部(11)将高耐压MOS(7)与高耐压隔离区域(9)进行隔离。N型扩散层(12)在高电位侧电路区域(4)以及高耐压隔离区域(9)设置于半导体衬底(8)的上表面。与N型扩散层(12)相比杂质浓度低的N型区域(14)设置于沟槽隔离部(11)的两侧面。

【技术实现步骤摘要】
半导体装置
本专利技术涉及半导体装置。
技术介绍
构成半桥的功率芯片的驱动所使用的HVIC(HighVoltageIC)具有高电位侧电路区域、电平位移电路以及以衬底电位为基准的低电位侧电路区域。高电位侧电路区域在俯视观察时外周被RESURF(降低表面场)隔离构造的高耐压隔离区域包围，通过RESURF效应而与衬底电位以高耐压的方式电隔离。电平位移电路的高耐压MOS进行低电位侧电路区域与高电位侧电路区域之间的高电位差间的信号传输。需要使高耐压MOS与高耐压隔离区域电隔离。如果为此而在RESURF隔离构造的外部形成高耐压MOS，则芯片尺寸变大。在将浓度低的P型层用于高耐压MOS与高耐压隔离区域之间的隔离的情况下，为了抑制穿通而需要将P型层的宽度设得大。并且，由于通过PN结而进行隔离，因此需要抑制结泄漏和由寄生构造引起的泄漏。与此相对，通过沟槽隔离部而将高耐压MOS和高耐压隔离区域进行隔离，由此能够减小芯片尺寸，并且抑制由PN结引起的泄漏电流。如果在高电位侧电路区域与低电位侧电路区域之间施加高电压，则耗尽层从P型扩散层与N型扩散层的界面本文档来自技高网...

【技术保护点】
1.一种半导体装置，其构成为，高电位侧电路区域、低电位侧电路区域以及进行所述高电位侧电路区域与所述低电位侧电路区域之间的信号传输的高耐压MOS设置于1个半导体衬底，/n该半导体装置的特征在于，具有：/n高耐压隔离区域，其将所述高电位侧电路区域与所述低电位侧电路区域进行隔离；/n沟槽隔离部，其将所述高耐压MOS与所述高耐压隔离区域进行隔离；/nN型扩散层，其在所述高电位侧电路区域以及所述高耐压隔离区域设置于所述半导体衬底的上表面；以及/nN型区域，其设置于所述沟槽隔离部的两侧面，与所述N型扩散层相比杂质浓度低。/n

【技术特征摘要】
20181228 JP 2018-2471011.一种半导体装置，其构成为，高电位侧电路区域、低电位侧电路区域以及进行所述高电位侧电路区域与所述低电位侧电路区域之间的信号传输的高耐压MOS设置于1个半导体衬底，
该半导体装置的特征在于，具有：
高耐压隔离区域，其将所述高电位侧电路区域与所述低电位侧电路区域进行隔离；
沟槽隔离部，其将所述高耐压MOS与所述高耐压隔离区域进行隔离；
N型扩散层，其在所述高电位侧电路区域以及所述高耐压隔离区域设置于所述半导体衬底的上表面；以及
N型区域，其设置于所述沟槽隔离部的两侧面，与所述N型扩散层相比杂质浓度低。


2.一种半导体装置，其构成为，高电位侧电路区域、低电位侧电路区域以及进行所述高电位侧电路区域与所述低电位侧电路区域之间的信号传输的高耐压MOS设置于1个半导体衬底，
该半导体装置的特征在于，具有：
高耐压隔离区域，其将所述高电位侧电路区域与所述低电位侧电路区域进行隔...

【专利技术属性】
技术研发人员：吉野学，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP