高沟道迁移率垂直型UMOSFET器件及其制备方法技术

本发明专利技术公开了一种高沟道迁移率垂直型UMOSFET器件及其制备方法。所述高沟道迁移率垂直型UMOSFET器件包括外延结构以及与外延结构配合的源极、漏极和栅极，所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体和第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，至少在所述凹槽结构的内壁与第二半导体之间还设置有第四半导体，所述第四半导体为高阻半导体。本发明专利技术将靠近栅槽表面的P

【技术实现步骤摘要】
高沟道迁移率垂直型UMOSFET器件及其制备方法
本专利技术涉及一种晶体管，特别涉及一种高沟道迁移率垂直型UMOSFET器件及其制备方法，属于微纳制造

技术介绍
随着半导体材料的发展，传统Si基功率器件的性能已经接近材料特性所决定的理论极限。回顾Si基电力电子器件的发展，整体的发展方向是提高容量和工作频率、降低通态压降、减小驱动功率、改善动态参数和多功能化，其电流传输方向由水平方向逐渐转向垂直方向。GaN基功率器件也有类似的发展趋势，目前处于主导地位的仍是基于AlGaN/GaN异质结的水平结构GaN基HEMT，但也存在一些亟待解决的问题，如在高的漏极偏置电压或脉冲条件下工作时，会出现比较明显电流崩塌现象；基于槽栅技术和基于氟离子注入技术的GaNHEMT增强型器件引起的刻蚀损伤、注入损伤以及高压工作稳定性等问题；引入场板结构在提高器件耐压的同时增加额外的电容进而影响频率特性等等。总之，上述问题的存在激发了垂直结构器件的研究。随着技术的进步，高质量的GaN衬底逐渐走向市场，基于GaN衬底和同质外延技术的垂直结构电力电子器件的应用需求已经在眼前。垂直结构器件在不牺牲器件尺寸的情况下可以通过增加漂移区厚度来提高击穿电压，从而有利于实现高功率密度芯片。目前研究最多的垂直器件包括CAVET(CurrentApertureVerticalElectronTransistor)和槽型栅MOSFET(UMOSFET)两种结构，其中CAVET结构同样面临与水平结构类似的难以实现增强型的问题，其阈值电压不足以满足高功率汽车应用等的要求，不能防止由于噪声等因素带来的误操作。而UMOSFET的工作原理在于栅极加正压从而在沿着槽栅的侧壁形成的反型层沟道实现器件的导通，属于增强型器件，这种结构避免了传统VDMOSFET中存在的JFET区，有利于内阻的明显降低，元胞密度可以进一步提高。目前已初步提出并实现针对GaN基UMOSFET的制备工艺。例如，现有的一种UMOSFET中，外延结构自下而上分别是GaN衬底、n-GaN漂移区、p+GaN基区、n+GaN源区，台面隔离后，刻蚀沟槽从结构上表面穿过n+GaN源和p+GaN基区进入n-GaN漂移区，同时刻蚀p型基区的凹槽。源电极同时与p+GaN基区和n+GaN源区短接，槽底部和侧面沉积介质层后，在槽内形成栅电极，衬底背面形成漏电极。现有技术中提及了一种在沟槽结构中二次外延一薄层uGaN提供器件的导电通道，避免沟槽刻蚀带来的损伤对反型层中电子迁移率的影响，器件的工作原理也由沟道层反型转变为沟道层积累提供源漏电极的导电通道，同时介质层也通过原位外延的方式进行。然而，GaN基水平器件的沟道均沿(0001)面，属于极性面，存在压电极化和自发极化效应会影响器件的阈值电压。因此，为实现增强型(常关型)器件的特性，我们倾向于将器件的导电沟道置于非极性面上。对于GaN基UMOSFET来说，获得非极性面最直接的方法就是通过刻蚀获得垂直于(0001)面的沟槽，其沟槽的侧壁即为非极性面。但是，干法刻蚀会不可避免地带来刻蚀损伤，尤其是在沟槽侧壁区域，湿法腐蚀修复也不能完全修复损伤。刻蚀会增加缺陷密度，使得p-GaN反型层沟道内的电子迁移率明显下降，沟道区将贡献更大的导通电阻，降低器件饱和电流，需要施加更大栅压以降低沟道电阻，但会带来器件可靠性问题；另外，表面态密度增加，器件的动态特性进一步恶化。
技术实现思路
针对现有技术的不足，本专利技术的主要目的在于提供一种高沟道迁移率垂直型MOSFET器件及其制备方法。为实现前述专利技术目的，本专利技术采用的技术方案包括：本专利技术实施例提供了一种高沟道迁移率垂直型UMOSFET器件，包括外延结构以及与外延结构配合的源极、漏极和栅极，所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体和第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，至少在所述凹槽结构的内壁与第二半导体之间还设置有第四半导体，所述第四半导体为高阻半导体。在一些较为具体的实施方案中，所述第四半导体由所述第二半导体中与所述凹槽结构内壁邻近的部分转化形成；所述转化的方式包括离子注入方式或钝化处理方式。在一些较为具体的实施方案中，所述凹槽结构的内壁光滑，且侧壁与底壁成90°角。在一些较为具体的实施方案中，至少在所述栅极与所述凹槽结构内壁之间还设置有钝化层。优选的，所述钝化层的材质包括Al2O3、SiO2、Si3N4、AlN和HfO2中的任意一种或两种以上的组合，但不限于此。在一些较为具体的实施方案中，所述第一半导体包括N-漂移层。在一些较为具体的实施方案中，第一半导体的厚度为1-100μm。在一些较为具体的实施方案中，所述第三半导体包括N+源区层。在一些较为具体的实施方案中，所述第二半导体包括P+沟道层。优选的，所述第二半导体的材质包括p型的宽禁带半导体。优选的，所述p型的宽禁带半导体包括p型的III族氮化物。优选的，所述p型的III族氮化物包括p-GaN和p-InGaN中的任意一种，但不限于此。在一些较为具体的实施方案中，所述第二半导体的厚度为200nm-100μm。在一些较为具体的实施方案中，所述第四半导体环绕所述栅极设置。优选的，所述第四半导体的材质包括HR-GaN和HR-InGaN中的任意一种，但不限于此。在一些较为具体的实施方案中，所述第三半导体至少是由所述第二半导体表层的局部区域转化形成。在一些较为具体的实施方案中，所述源极、栅极设置于所述外延结构的第一表面，所述漏极与所述外延结构的第二表面连接，所述第一表面与第二表面相背对设置。在一些较为具体的实施方案中，所述外延结构还包括与源极配合的槽，所述与源极配合的槽从所述外延结构表面延伸入第二半导体，使所述源极至少同时与第二半导体和第三半导体电性连接。在一些较为具体的实施方案中，所述UMOSFET器件包括两个以上源极。优选的，所述两个以上源极至少分布在栅极两侧。在一些较为具体的实施方案中，所述UMOSFET器件还包括衬底，所述外延结构形成在衬底的一侧表面上，与所述衬底一侧表面相背对的另一侧表面上设置有所述的漏极。优选的，所述衬底的材质包括GaN，但不限于此。优选的，所述衬底采用低掺杂GaN衬底，其位错密度＜5×106cm-3，表面粗糙度＜0.2nm。在一些较为具体的实施方案中，所述衬底与第一半导体一体设置。在一些较为具体的实施方案中，所述漏极与衬底另一侧表面形成欧姆接触。在一些较为具体的实施方案中，当在所述栅极未施加电压或施加的电压低于零电压时，所述UMOSFET器件处于断开状态；当在所述栅极施加的电压大于零电压且高于阈值电压时，所述UMOSFET器件处于开启状态。本专利技术实施例还提供了一种高沟道迁移率垂直型UMOSFET器件的制作方法，包括：制作形成外延结构的步骤，以及，制作与外延结本文档来自技高网...

【技术保护点】
1.一种高沟道迁移率垂直型UMOSFET器件，包括外延结构以及与外延结构配合的源极、漏极和栅极，所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体和第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，其特征在于：至少在所述凹槽结构的内壁与第二半导体之间还设置有第四半导体，所述第四半导体为高阻半导体。/n

【技术特征摘要】
1.一种高沟道迁移率垂直型UMOSFET器件，包括外延结构以及与外延结构配合的源极、漏极和栅极，所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体和第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，其特征在于：至少在所述凹槽结构的内壁与第二半导体之间还设置有第四半导体，所述第四半导体为高阻半导体。


2.根据权利要求1所述的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第四半导体由所述第二半导体中与所述凹槽结构内壁邻近的部分转化形成；所述转化的方式包括离子注入方式或钝化处理方式；和/或，所述凹槽结构的内壁光滑，且侧壁与底壁成90°角；和/或，至少在所述栅极与所述凹槽结构内壁之间还设置有钝化层；优选的，所述钝化层的材质包括Al2O3、SiO2、Si3N4、AlN和HfO2中的任意一种或两种以上的组合。


3.根据权利要求1或2所述的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第一半导体包括N-漂移层；和/或，第一半导体的厚度为1-100μm；和/或，所述第三半导体包括N+源区层；和/或，所述第二半导体包括P+沟道层；优选的，所述第二半导体的材质包括p型的宽禁带半导体；优选的，所述p型的宽禁带半导体包括p型的III族氮化物；优选的，所述p型的III族氮化物包括p-GaN和p-InGaN中的任意一种；和/或，所述第二半导体的厚度为200nm-100μm；和/或，所述第四半导体环绕所述栅极设置；优选的，所述第四半导体的材质包括HR-GaN和HR-InGaN中的任意一种；和/或，所述第三半导体至少是由所述第二半导体表层的局部区域转化形成。


4.根据权利要求1所述的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述源极、栅极设置于所述外延结构的第一表面，所述漏极与所述外延结构的第二表面连接，所述第一表面与第二表面相背对设置；和/或，所述外延结构还包括与源极配合的槽，所述与源极配合的槽从所述外延结构表面延伸入第二半导体，使所述源极至少同时与第二半导体和第三半导体电性连接；和/或，所述UMOSFET器件包括两个以上源极；优选的，所述两个以上源极至少分布在栅极两侧；和/或，所述UMOSFET器件还包括衬底，所述外延结构形成在衬底的一侧表面上，与所述衬底一侧表面相背对的另一侧表面上设置有所述的漏极；优选的，所述衬底的材质包括GaN；优选的，所述衬底采用低掺杂GaN衬底，其掺杂浓度在1E16cm-3量级，位错密度＜5×106cm-3，表面粗糙度＜0.2nm；和/或，所述衬底与第一半导体一体设置；和/或，所述漏极与衬底另一侧表面形成欧姆接触。


5.根据权利要求1所述的高沟道迁移率垂直型UMOSFET器件，其特征在于：当在所述栅极未施加电压或施加的电压低于零电压时，所述UMOSFET器件处于断开状态；当在所述栅极施加的电压大于零电压且高于阈值电压时，所述UMOSFET器件处于开启状态。


6.一种高沟道迁移率垂直型UMOSFET器件的制作方法，包括：制作形成外延结构的步骤，以及，制作与外延结构配合的源极、漏极和栅极的步骤；所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体、第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内；其特征在于，所述的制作方法还包括在所述外延结构中制作第四半导体...

【专利技术属性】
技术研发人员：陈扶，唐文昕，于国浩，张宝顺，
申请(专利权)人：中国科学院苏州纳米技术与纳米仿生研究所，
类型：发明
国别省市：江苏;32