沟槽MOSFET和沟槽MOSFET的制造方法技术

本发明专利技术公开了沟槽MOSFET和沟槽MOSFET的制造方法，所述沟槽MOSFET包括外延层、多个沟槽和体区；外延层具有第一导电类型；沟槽形成于所述外延层中，所述多个沟槽的至少两个相连通；所述沟槽的内部设置有栅结构；体区具有第二导电类型，设置在所述沟槽之间。发明专利技术的沟槽MOSFET的至少一沟槽与至少两个沟槽相连通，体区设置在所述沟槽之间，使得体区邻接于沟槽的表面积增大，可发生导电类型反转形成反型层的区域变大，增加了体区中形成反型层的密度，即增加了导电沟道的密度，降低了沟槽MOSFET的沟道电阻，从而降低了沟槽MOSFET的比导通电阻。

【技术实现步骤摘要】
沟槽MOSFET和沟槽MOSFET的制造方法
本申请涉及半导体
，尤其涉及一种沟槽MOSFET和沟槽MOSFET的制造方法。
技术介绍
在半导体领域的发展中，对于中高压MOSFET(Metal-Oxide-SemiconductorField-EffectTransistor，金属氧化物半导体场效应晶体管)来说，提高MOSFET的沟道密度成为研究的重点。SGTMOS(屏蔽栅沟槽MOS)包括衬底、位于所述衬底之上的外延层以及位于外延层内的器件结构。SGTMOS的沟槽和体区为条形结构，体区中靠近沟槽的部分的导电类型才可发生“反转”，导电沟道的密度小。
技术实现思路
本专利技术实施例提供了一种沟槽MOSFET和沟槽MOSFET的制造方法，所述沟槽MOSFET和沟槽MOSFET的制造方法实现沟槽MOSFET的较低比导通电阻。根据本专利技术实施例的第一方面，提供一种沟槽MOSFET，包括：外延层，具有第一导电类型；多个沟槽，形成于所述外延层中，所述多个沟槽的至少两个相连通；所述沟槽的内部设置有栅结构；体区，具有第二导电类型，设置在所述沟槽之间。较佳地，所述体区具有四个侧面，所述体区的四个侧面均邻接于沟槽。较佳地，所述体区具有多个侧面，所述所述体区的至少三个侧面邻接于所述沟槽。较佳地，所述体区的侧面的个数为四个，并且所述侧面均邻接于沟槽。较佳地，所述沟槽包括第一沟槽和第二沟槽；所述第一沟槽沿第一方向延伸，所述第二沟槽沿第二方向延伸，所述第一方向和第二方向均与所述高度方向存在不为零的夹角；并且所述第一方向和所述第二方向存在不为零的夹角，以使所述第一沟槽和所述第二沟槽相交形成一网状的总沟槽；在所述第一沟槽和所述第二沟槽之间设置所述体区。较佳地，所述第一方向为所述衬底的横向方向，所述第二方向为所述衬底的纵向方向，所述纵向方向和所述横向方向均垂直于所述高度方向；所述体区为矩形柱状结构。较佳地，所述第一沟槽和所述第二沟槽的数量均为多个，相邻的两个所述第一沟槽(201)间隔的距离相等，相邻的两个所述第二沟槽间隔的距离相等且等于相邻的两个所述第一沟槽间隔的距离。较佳地，所述沟槽MOSFET还包括源极和漏极和接触层；所述接触层设于所述体区的上方；所述源极位于所述接触层和所述所述沟槽的上方；所述漏极位于所述衬底的下方；在所述接触层和所述体区中形成一自所述接触层的上表面向下延伸至所述体区的接触孔，所述接触孔用于容纳所述源极的金属。较佳地，所述接触层的上表面与所述沟槽的上表面相齐平。较佳地，所述栅结构包括屏蔽栅电极、位于所述屏蔽栅电极上方的控制栅电极、包覆所述屏蔽栅电极并填充在所述控制栅电极侧部和底部的介质层。根据本专利技术实施例的第二方面，提供一种沟槽MOSFET的制造方法，所述方法包括：提供衬底，具有第一导电类型；在所述衬底上形成具有第一导电类型的外延层；在所述外延层上形成多个沟槽，至少具有一沟槽与至少两个沟槽相连通；在所述沟槽内制备栅结构；在所述沟槽之间制备具有第二导电类型的体区。较佳地，所述沟槽两两相交。本专利技术的积极进步效果在于：专利技术的沟槽MOSFET的至少一沟槽与至少两个沟槽相连通，体区设置在所述沟槽之间，使得体区邻接于沟槽的表面积增大，可发生导电类型反转形成反型层的区域变大，增加了体区中形成反型层的密度，即增加了导电沟道的密度，降低了沟槽MOSFET的沟道电阻，从而降低了沟槽MOSFET的比导通电阻。附图说明图1是本专利技术一实施例的沟槽MOSFET的剖面结构示意图。图2是本专利技术一实施例的沟槽MOSFET的立体结构示意图。图3是本专利技术一实施例的部分沟槽MOSFET的俯视结构示意图。图4是本专利技术一实施例的沟槽MOSFET的制造方法的简易流程图。图5是本专利技术一实施例的沟槽MOSFET的制造方法的另一简易流程图。附图标记说明衬底100外延层110沟槽200第一沟槽201第二沟槽202栅结构300屏蔽栅电极310控制栅电极320介质层330体区400源层500源极600漏极700接触层800接触孔900具体实施方式这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本专利技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本专利技术的一些方面相一致的装置和方法的例子。在本专利技术使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本专利技术。在本专利技术和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。应当理解，本申请说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。下面结合附图，对本专利技术实施例进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。如图1至图3所示，本专利技术公开了一种沟槽MOSFET，该沟槽MOSFET具体包括衬底100、外延层110、沟槽200、栅结构300、体区400、源层500、源极600和漏极700。如图1所示，衬底100具有第一导电类型。衬底100上形成有具有第一导电类型的外延层110。外延层110的掺杂浓度低于衬底100的掺杂浓度。沟槽200形成于外延层110中，另外，沟槽200的数量为多个；多个沟槽200的至少两个相连通。沟槽200的内部设置有栅结构300。如图1和图2所示，在本申请的实施例中，栅结构300包括屏蔽栅电极310、控制栅电极320和介质层330。控制栅电极320设于屏蔽栅电极310的上方，介质层330包覆于屏蔽栅电极310，并且填充于控制栅电极320侧部和底部。其中，介质层330包括包覆屏蔽栅电极310的场氧化层和填充在控制栅电极320侧部、底部的栅氧化层。其中，位于屏蔽栅电极310底部和侧部的场氧化层可采用热氧化沉积处理形成，位于屏蔽栅电极310和控制本文档来自技高网...

【技术保护点】
1.一种沟槽MOSFET，其特征在于，包括：/n外延层(110)，具有第一导电类型；/n多个沟槽(200)，形成于所述外延层(110)中，所述多个沟槽的至少两个相连通；所述沟槽(200)的内部设置有栅结构(300)；/n体区(400)，具有第二导电类型，设置在所述沟槽之间。/n

【技术特征摘要】
1.一种沟槽MOSFET，其特征在于，包括：
外延层(110)，具有第一导电类型；
多个沟槽(200)，形成于所述外延层(110)中，所述多个沟槽的至少两个相连通；所述沟槽(200)的内部设置有栅结构(300)；
体区(400)，具有第二导电类型，设置在所述沟槽之间。


2.如权利要求1所述的沟槽MOSFET，其特征在于，所述体区(400)具有多个侧面，所述所述体区(400)的至少三个侧面邻接于所述沟槽(200)。


3.如权利要求2所述的沟槽MOSFET，其特征在于，所述体区(400)的侧面的个数为四个，并且所述侧面均邻接于沟槽(200)。


4.如权利要求1所述的沟槽MOSFET，其特征在于，所述沟槽(200)包括第一沟槽(201)和第二沟槽(202)；所述第一沟槽(201)沿第一方向延伸，所述第二沟槽(202)沿第二方向延伸，所述第一方向和第二方向均与所述高度方向存在不为零的夹角；并且所述第一方向和所述第二方向存在不为零的夹角，以使所述第一沟槽(201)和所述第二沟槽(202)相交形成一网状的总沟槽；
在所述第一沟槽(201)和所述第二沟槽(202)之间设置所述体区(400)。


5.如权利要求4所述的沟槽MOSFET，其特征在于，所述第一方向为所述衬底(100)的横向方向，所述第二方向为所述衬底(100)的纵向方向，所述纵向方向和所述横向方向均垂直于所述高度方向；所述体区为矩形柱状结构。


6.如权利要求4所述的沟槽MOSFET，其特征在于，所述第一沟槽(201)和所述第二沟槽(202)的数量均为多个，相邻的两个所述第一沟槽(201)间隔的距离相等，相...

【专利技术属性】
技术研发人员：肖璇，叶俊，李杰，
申请(专利权)人：无锡华润华晶微电子有限公司，
类型：发明
国别省市：江苏;32