半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括用于形成器件的器件区以及位于器件区两侧的隔离区；图形化所述基底，形成衬底、以及凸出于所述衬底的鳍部；在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部；在所述鳍部和第一伪鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。本发明专利技术实施例中所述第一伪鳍部的设置提高了各鳍部周边区域的图形密度均一性，从而有利于提高器件区隔离层的厚度均一性，而且降低了所述鳍部发生弯曲或倾斜的概率，提升了半导体结构的电学性能。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。当摩尔定律继续向前延伸的脚步不可逆转的时候，自对准双重图形化技术(Self-AlignedDoublePatterning，SADP)和自对准四重图形化技术(Self-AlignedQuadruplePatterning，SQDP)被运用于FinFET的形成工艺中，后鳍切方法(Fincutlast)也是FinFET形成工艺中不可或缺的工艺步骤。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成器件的器件区以及位于器件区两侧的隔离区；图形化所述基底，形成衬底、以及凸出于所述衬底的鳍部；在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部；在所述鳍部和第一伪鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。可选的，形成所述第一伪鳍部的步骤中，沿垂直于所述第一伪鳍部侧壁的方向上，所述第一伪鳍部和相邻所述鳍部之间的距离为第一距离，所述器件区上相邻鳍部之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。可选的，形成所述第一伪鳍部的步骤包括：形成覆盖所述器件区鳍部的牺牲层，所述牺牲层露出隔离区的衬底；在所述牺牲层的侧壁上形成第一伪鳍部；形成所述第一伪鳍部之后，所述形成方法还包括：去除所述牺牲层。可选的，形成所述牺牲层的步骤包括：在所述鳍部露出的衬底上形成牺牲材料层，所述牺牲材料层保形覆盖所述鳍部顶部和侧壁；去除所述鳍部顶部以及位于隔离区衬底上的牺牲材料层，保留剩余牺牲材料层作为牺牲层。可选的，形成所述牺牲层的步骤中，沿垂直于所述鳍部侧壁的方向上，所述牺牲材料层的厚度大于0.5倍的相邻鳍部距离且小于3倍的相邻鳍部距离。可选的，在所述牺牲层的侧壁上形成第一伪鳍部的步骤包括：形成保形覆盖所述牺牲层顶部和侧壁的伪鳍材料层；去除所述牺牲层顶部的伪鳍材料层，保留所述牺牲层侧壁上的伪鳍材料层作为第一伪鳍部。可选的，采用原子层沉积工艺或化学气相沉积工艺形成所述伪鳍材料层。可选的，采用原子层沉积工艺或化学气相沉积工艺形成所述牺牲层。可选的，所述牺牲层的材料为无定型碳或无定型锗。可选的，所述牺牲层的材料为无定型碳，去除所述牺牲层的工艺为氧化工艺；或者，所述牺牲层的材料为无定型锗，去除所述牺牲层的工艺为湿法刻蚀工艺。可选的，采用HCl蒸汽进行所述湿法刻蚀工艺。可选的，形成所述第一伪鳍部的步骤中，沿垂直于所述第一伪鳍部侧壁的方向，所述第一伪鳍部的宽度为所述鳍部宽度的1倍至3倍。可选的，形成所述第一伪鳍部的步骤中，所述第一伪鳍部顶部与所述鳍部顶部相齐平。可选的，形成所述第一伪鳍部的步骤中，所述第一伪鳍部的材料为绝缘材料。可选的，图形化所述基底的步骤中，所述鳍部顶部形成有鳍部掩膜层；形成所述第一伪鳍部的步骤中，所述第一伪鳍部与鳍部掩膜层的材料相同；形成所述隔离层后，所述形成方法还包括：去除所述鳍部掩膜层和部分厚度的所述第一伪鳍部。可选的，形成所述第一伪鳍部的步骤中，所述第一伪鳍部的材料为氮化硅、氮氧化硅或碳化硅。相应的，本专利技术实施例还提供一种半导体结构，包括：衬底，所述衬底包括用于形成器件的器件区以及位于器件区两侧的隔离区；鳍部，凸出于所述器件区衬底；第一伪鳍部，位于所述器件区两侧且凸出于所述隔离区衬底；隔离层，位于所述鳍部和第一伪鳍部露出的衬底上，所述隔离层覆盖所述鳍部的部分侧壁。可选的，沿垂直于所述第一伪鳍部侧壁的方向上，所述第一伪鳍部和相邻鳍部之间的距离为第一距离，所述器件区上相邻鳍部之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。可选的，所述第一伪鳍部为绝缘材料。可选的，所述第一伪鳍部的材料为氮化硅、氮氧化硅或碳化硅。可选的，沿垂直于所述第一伪鳍部侧壁的方向，所述第一伪鳍部的宽度为所述鳍部宽度的1倍至3倍。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部，所述第一伪鳍部的设置，提高了各鳍部周边区域的图形密度均一性，从而有利于提高所述器件区隔离层的厚度均一性，而且在形成所述隔离层的过程中，有利于避免因各鳍部周边区域图形密度不一致所引起的鳍部所受应力均一性较差的问题，进而降低所述器件区鳍部发生弯曲或倾斜问题的概率，提升了半导体结构的电学性能。可选方案中，形成第一伪鳍部的步骤包括：形成保形覆盖所述牺牲层的顶部和侧壁上的伪鳍材料层，因此后续可以采用无掩膜刻蚀工艺去除所述牺牲层顶部的伪鳍材料层，保留所述牺牲层侧壁上的伪鳍材料层作为第一伪鳍部，有利于简化工艺流程，而且，形成所述第一伪鳍部的步骤不需用到光罩(Mask)，从而降低了工艺成本。可选方案中，形成所述牺牲层的步骤包括：在所述鳍部露出的衬底上形成牺牲材料层，所述牺牲材料层保形覆盖所述鳍部顶部和侧壁，后续可以采用无掩膜刻蚀工艺去除所述鳍部顶部和位于隔离区衬底上的牺牲材料层，保留剩余牺牲材料层作为所述牺牲层，工艺流程简单、工艺兼容性高，而且，形成所述牺牲层的步骤不需用到光罩，进一步降低了工艺成本。附图说明图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；图6至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。参考图1，提供基底1，所述基底1包括用于形成器件的器本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底包括用于形成器件的器件区以及位于器件区两侧的隔离区；/n图形化所述基底，形成衬底、以及凸出于所述衬底的鳍部；/n在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部；/n在所述鳍部和第一伪鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成器件的器件区以及位于器件区两侧的隔离区；
图形化所述基底，形成衬底、以及凸出于所述衬底的鳍部；
在所述器件区两侧形成凸出于所述隔离区衬底的第一伪鳍部；
在所述鳍部和第一伪鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一伪鳍部的步骤中，沿垂直于所述第一伪鳍部侧壁的方向上，所述第一伪鳍部和相邻所述鳍部之间的距离为第一距离，所述器件区上相邻鳍部之间的距离为第二距离，所述第一距离大于0.5倍的第二距离且小于3倍的第二距离。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一伪鳍部的步骤包括：形成覆盖所述器件区鳍部的牺牲层，所述牺牲层露出隔离区的衬底；
在所述牺牲层的侧壁上形成第一伪鳍部；
形成所述第一伪鳍部之后，所述形成方法还包括：去除所述牺牲层。


4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤包括：在所述鳍部露出的衬底上形成牺牲材料层，所述牺牲材料层保形覆盖所述鳍部顶部和侧壁；
去除所述鳍部顶部以及位于隔离区衬底上的牺牲材料层，保留剩余牺牲材料层作为牺牲层。


5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤中，沿垂直于所述鳍部侧壁的方向上，所述牺牲材料层的厚度大于0.5倍的相邻鳍部距离且小于3倍的相邻鳍部距离。


6.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述牺牲层的侧壁上形成第一伪鳍部的步骤包括：形成保形覆盖所述牺牲层顶部和侧壁的伪鳍材料层；
去除所述牺牲层顶部的伪鳍材料层，保留所述牺牲层侧壁上的伪鳍材料层作为第一伪鳍部。


7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述伪鳍材料层。


8.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述牺牲层。


9.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为无定型碳或无定型锗。


10.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为无...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京;11