一种基于埋SiGe的PMOS晶体管制造技术

本发明专利技术涉及一种基于埋SiGe的PMOS晶体管，包括：半导体衬底(101)、N型Ge沟道层(102)、栅极(103)、源区(104)、漏区(105)、SiGe层(106)、源极(107)、漏极(108)和保护层(109)；其中，所述N型Ge沟道层(102)设置于所述半导体衬底(101)上；所述栅极(103)设置于所述N型Ge沟道层(102)表面中间位置处；所述N型Ge沟道层(102)为脊状结构，所述源区(104)和所述漏区(105)设置于所述栅极(103)两侧的所述N型Ge沟道层(102)的凸出结构内。本发明专利技术提供的基于埋SiGe的PMOS晶体管其载流子迁移率显著高于传统PMOS晶体管载流子迁移率，器件工作速度高、频率特性好。

【技术实现步骤摘要】
一种基于埋SiGe的PMOS晶体管
本专利技术属半导体集成电路
，特别涉及一种基于埋SiGe的PMOS晶体管。
技术介绍
PMOS的工作原理与NMOS相类似。因为PMOS是N型硅衬底、P型沟道，其中的多数载流子是空穴，少数载流子是电子，源漏区的掺杂类型是P型，PMOS及其构成的CMOS是集成电路必不可少器件。随着集成电路尺寸越来越小，器件的尺寸越来越接近其物理极限。因此，在这种情况下，必须研究新材料，新器件。从而提高器件的工作速度。而器件的工作速度取决于其驱动电流，在相同电压下要使得驱动电流增加，就要增加载流子的迁移速度，从而提高器件的性能。因此，必须采取一种新的沟道材料作为PMOS晶体管沟道，提升其迁移率，从而提升集成电路的速度，减小电路面积。
技术实现思路
为了提高PMOS晶体管的性能，本专利技术提供了一种基于埋SiGe的PMOS晶体管；本专利技术要解决的技术问题通过以下技术方案实现：本专利技术的实施例提供了一种基于埋SiGe的PMOS晶体管，包括：半导体衬底101、N型Ge沟道层102、栅极103、源区104、漏区105、SiGe层106、源极107、漏极108和保护层109；其中，所述N型Ge沟道层102设置于所述半导体衬底101上；所述栅极103设置于所述N型Ge沟道层102表面中间位置处；所述N型Ge沟道层102为脊状结构，所述源区104和所述漏区105设置于所述栅极103两侧的所述N型Ge沟道层102的凸出结构内；所述SiGe层106设置于所述N型Ge沟道层102的两侧台阶上；所述源极107设置于所述源区104上；所述漏极108设置于和所述漏区105上；所述保护层109设置于所述SiGe层106、所述源区104、所述漏区105和所述栅极103上。在本专利技术的一个实施例中，所述SiGe层106的厚度小于所述N型Ge沟道层102的厚度，所述SiGe层106的上表面与所述N型Ge沟道层102的凸出表面高度一致。在本专利技术的一个实施例中，所述N型Ge沟道层102的厚度为820～920nm；所述SiGe层106的厚度为15～25nm。在本专利技术的一个实施例中，所述半导体衬底101为Si衬底，厚度为2μm。在本专利技术的一个实施例中，所述N型Ge沟道层102的掺杂浓度为1×1016～5×1016cm-3。在本专利技术的一个实施例中，所述栅极103的厚度为20～30nm；所述源极107和漏极108的厚度为40～50nm。与现有技术相比，本专利技术具有以下有益效果：本专利技术提供的基于埋SiGe的PMOS晶体管，通过引入埋SiGe层结构，在Ge沟道层引入了应力，实现直接带隙Ge沟道材料，从而提高了Ge沟道层的载流子迁移率；相对于传统PMOS器件，其载流子迁移率有了很大提升，提高了PMOS器件的电流驱动与频率特性。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种基于埋SiGe的PMOS晶体管结构示意图。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。实施例一请参见图1，图1为本专利技术实施例提供的一种基于埋SiGe的PMOS晶体管结构示意图，包括：半导体衬底101、N型Ge沟道层102、栅极103、源区104、漏区105、SiGe层106、源极107、漏极108和保护层109；其中，所述N型Ge沟道层102设置于所述半导体衬底101上；所述栅极103设置于所述N型Ge沟道层102表面中间位置处；所述N型Ge沟道层102为脊状结构，所述源区104和所述漏区105设置于所述栅极103两侧的所述N型Ge沟道层102的凸出结构内；所述SiGe层106设置于所述N型Ge沟道层102的两侧台阶上；所述源极107设置于所述源区104上；所述漏极108设置于和所述漏区105上；所述保护层109设置于所述SiGe层106、所述源区104、所述漏区105和所述栅极103上。具体地，所述SiGe层106的厚度小于所述N型Ge沟道层102的厚度，所述SiGe层106的上表面与所述N型Ge沟道层102的凸出表面高度一致。优选地，所述N型Ge沟道层102的厚度为820～920nm；所述SiGe层106的厚度为15～25nm。具体地，所述半导体衬底101为Si衬底，厚度为2μm。优选地，所述N型Ge沟道层102的掺杂浓度为1×1016～5×1016cm-3。优选地，所述栅极103的厚度为20～30nm；所述源极107和漏极108的厚度为40～50nm。本实施例提供的基于埋SiGe的PMOS晶体管，通过引入埋SiGe层结构，在Ge沟道层引入了应力，实现直接带隙Ge沟道材料，从而提高了Ge沟道层的载流子迁移率；相对于传统PMOS器件，其载流子迁移率有了很大提升，提高了PMOS器件的电流驱动与频率特性。以上内容是结合具体的优选实施方式对本专利技术所作的进一步详细说明，不能认定本专利技术的具体实施只局限于这些说明。对于本专利技术所属
的普通技术人员来说，在不脱离本专利技术构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本专利技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种基于埋SiGe的PMOS晶体管，其特征在于，包括：半导体衬底(101)、N型Ge沟道层(102)、栅极(103)、源区(104)、漏区(105)、SiGe层(106)、源极(107)、漏极(108)和保护层(109)；其中，/n所述N型Ge沟道层(102)设置于所述半导体衬底(101)上；所述栅极(103)设置于所述N型Ge沟道层(102)表面中间位置处；所述N型Ge沟道层(102)为脊状结构，所述源区(104)和所述漏区(105)设置于所述栅极(103)两侧的所述N型Ge沟道层(102)的凸出结构内；所述SiGe层(106)设置于所述N型Ge沟道层(102)的两侧台阶上；所述源极(107)设置于所述源区(104)上；所述漏极(108)设置于和所述漏区(105)上；所述保护层(109)设置于所述SiGe层(106)、所述源区(104)、所述漏区(105)和所述栅极(103)上。/n

【技术特征摘要】
1.一种基于埋SiGe的PMOS晶体管，其特征在于，包括：半导体衬底(101)、N型Ge沟道层(102)、栅极(103)、源区(104)、漏区(105)、SiGe层(106)、源极(107)、漏极(108)和保护层(109)；其中，
所述N型Ge沟道层(102)设置于所述半导体衬底(101)上；所述栅极(103)设置于所述N型Ge沟道层(102)表面中间位置处；所述N型Ge沟道层(102)为脊状结构，所述源区(104)和所述漏区(105)设置于所述栅极(103)两侧的所述N型Ge沟道层(102)的凸出结构内；所述SiGe层(106)设置于所述N型Ge沟道层(102)的两侧台阶上；所述源极(107)设置于所述源区(104)上；所述漏极(108)设置于和所述漏区(105)上；所述保护层(109)设置于所述SiGe层(106)、所述源区(104)、所述漏区(105)和所述栅极(103)上。


2.根...

【专利技术属性】
技术研发人员：刘奕晨，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：发明
国别省市：陕西;61