半导体元件制造技术

本发明专利技术提供一种半导体元件，包括第一导电型阱、第二导电型阱、源极区域、漏极区域以及多晶硅环栅极结构。第一导电型阱配置于第一导电型衬底中。第二导电型阱配置于第一导电型阱旁边且被第一导电型阱环绕。源极区域配置于第一导电型阱中。漏极区域配置于第二导电型阱中。多晶硅环栅极结构配置于第一导电型阱及第二导电型阱上方，位于源极区域及漏极区域之间且环绕漏极区域。源极区域与第二导电型阱之间在第一方向上的距离小于或等于在第二方向上的距离，第一方向与第二方向垂直，且第二方向为多晶硅环栅极结构的长边方向。本发明专利技术除了能够维持较高的电流，更可最小化波动，阀值电压以及线性区间漏极电流在X方向及Y方向上均能够较佳地受到控制。

【技术实现步骤摘要】
半导体元件
本专利技术是有关于一种半导体元件，且特别是有关于一种具有多晶硅环结构(Polyringstructure)的半导体元件。
技术介绍
近年来，横向双扩散金属氧化物半导体(lateraldouble-diffusedmetaloxidesemiconductor，LDMOS)元件被广泛使用，以降低成本并增进高电压及高电流应用的灵活性。“不匹配性(Mismatch)”为精密IC设计的关键，是指在单一个集成电路(IC)上两个以上元件的差别表现。长通道晶体管(Longchanneltransistor)匹配较佳，且相同方向的晶体管也匹配较佳。金属氧化物半导体场效应晶体管(MOSFET)的尺寸缩小化(scalingdown)加剧了工艺变化对MOSFET不匹配性的影响。一般而言，需要优化晶体管区域以获得所需的匹配性，但同时可能造成速度、噪音以及功耗问题。多晶硅环结构主要用来实现更高的电流以及击穿电压(BVD)值，且在鸟嘴(Bird'sbeak)结构上的多晶硅环可抑制高电场。多晶硅条型结构(Polystriptypestructure)元件的表现取决于X方向，与Y方向无关。不同于多晶硅条型结构元件，对于多晶硅环型结构而言，元件表现取决于电路布局的X方向及Y方向，由于X方向及Y方向上均造成Vt波动(fluctuations)，因此，多晶硅环型结构的阈值电压相当不稳定，进而影响元件效能。基于上述，发展出一种半导体元件，通过最小化Y方向上的特性波动，以改善多晶硅环电流镜像结构中的整体特性波动，进而最小化整体不匹配性的平均值，为目前所需研究的重要课题。
技术实现思路
本专利技术提供一种半导体元件，具有多晶硅环结构，除了能够维持较高的电流，更可最小化波动，最终的阀值电压Vt值以及线性区间漏极电流(linear-regiondraincurrent，Idlin)在X方向及Y方向上均能够较佳地受到控制。本专利技术的半导体元件包括第一导电型阱、第二导电型阱、源极区域、漏极区域以及多晶硅环栅极结构。第一导电型阱配置于第一导电型衬底中。第二导电型阱配置于第一导电型阱旁边且被第一导电型阱环绕。源极区域配置于第一导电型阱中。漏极区域配置于第二导电型阱中。多晶硅环栅极结构配置于第一导电型阱及第二导电型阱上方，位于源极区域及漏极区域之间且环绕漏极区域。源极区域与第二导电型阱之间在第一方向上的距离小于或等于在第二方向上的距离，第一方向与第二方向垂直，且第二方向为多晶硅环栅极结构的长边方向。在本专利技术的一实施例中，半导体元件更包括第一导电型掺杂区，配置于所述第一导电型阱中。在本专利技术的一实施例中，半导体元件更包括隔离结构，配置于源极区域与第一导电型掺杂区之间。在本专利技术的一实施例中，源极区域及漏极区域为第二导电型掺杂区。在本专利技术的一实施例中，多晶硅环栅极结构包括栅极以及位于栅极与第一导电型衬底之间的栅极氧化层。在本专利技术的一实施例中，栅极氧化层在第一方向上的厚度小于或等于在第二方向上的厚度。在本专利技术的一实施例中，栅极氧化层在第一方向上的厚度为至在第二方向上的厚度为至在本专利技术的一实施例中，栅极氧化层在第二方向上包括第一区域以及第二区域，第一区域的厚度小于第二区域的厚度，第一区域位于第一导电型阱上方，第二区域位于第二导电型阱上方。在本专利技术的一实施例中，第一区域的厚度为至第二区域的厚度为至在本专利技术的一实施例中，源极区域与第二导电型阱之间在第一方向上的距离为0.4um至3um，在第二方向上的距离为0.8um至5um。基于上述，本专利技术的半导体元件具有多晶硅环结构，源极区域与第二导电型阱之间在第一方向上的距离小于或等于在第二方向上的距离，第一方向与第二方向垂直，且第二方向为多晶硅环栅极结构的长边方向。除了能够维持较高的电流，通过最小化Y方向上的波动，进而最小化整体不匹配性的平均值，最终的阀值电压Vt值以及线性区间漏极电流在Y方向上也能够较佳地受到控制。此外，本专利技术的半导体元件更具备容易设计以及节省成本的优点，只须改变布局，而不需要额外的工艺步骤。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1是依照本专利技术的第一实施例的一种半导体元件的上视示意图。图2A及图2B分别为依照本专利技术的第一实施例的一种半导体元件在第一方向及第二方向上的剖面示意图，图2A是绘示图1切线A-A’的剖面示意图，图2B是绘示图1切线B-B’的剖面示意图。图3A及图3B分别为依照本专利技术的第二实施例的一种半导体元件在第一方向及第二方向上的剖面示意图。图4为依照本专利技术的第三实施例的一种半导体元件在第二方向上的剖面示意图。附图标号10：第一导电型衬底20：第一导电型阱30：第二导电型阱40：源极区域50：漏极区域60、60c：多晶硅环栅极结构62、62c：栅极64、64a、64b、64c：栅极氧化层66：第一区域68：第二区域70：第一导电型掺杂区80：隔离结构D1：第一方向D2：第二方向L1、L2：距离t1、t2：厚度具体实施方式图1是依照本专利技术的第一实施例的一种半导体元件的上视示意图。如图1所示，第一方向D1为X方向，第二方向D2为Y方向，第一方向D1与第二方向D2垂直，且第二方向为多晶硅环栅极结构60的长边方向。图2A及图2B分别为依照本专利技术的第一实施例的一种半导体元件在第一方向及第二方向上的剖面示意图，图2A是绘示图1切线A-A’的剖面示意图，图2B是绘示图1切线B-B’的剖面示意图。请参照图1、图2A及图2B，本实施例的半导体元件包括第一导电型衬底10、第一导电型阱20、第二导电型阱30、源极区域40、漏极区域50、多晶硅环栅极结构60、第一导电型掺杂区70以及隔离结构80。在本实施例中，第一导电型可以是P型，第二导电型可以是N型。第一导电型阱20配置于第一导电型衬底10中，且第一导电型阱20可以是高电压P型阱(HighVoltageP-typeWell，简称HVPW)。第二导电型阱30配置于第一导电型阱20旁边且被第一导电型阱环绕，且第二导电型阱30可以是高电压N型阱(HighVoltageN-typeWell，简称HVNW)。请参照图1、图2A及图2B，源极区域40配置于第一导电型阱20中，漏极区域50配置于第二导电型阱30中，源极区域40及漏极区域50为第二导电型掺杂区，例如是N型重掺杂区域(N+区域)。第一导电型掺杂区70配置于第一导电型阱20中，且第一导电型掺杂区70例如是P型重掺杂区域(P+区域)。隔离结构80配置于源极区域40与第一导电型掺杂区70之间，且隔离结构80例如是场氧化结构。隔离结构80可包括上部与下部，上部位于第一导电型阱20上方，而下部则位于第一导电型阱20中。请参照图1、图2A及图2B，多晶硅环栅极结构60配置本文档来自技高网...

【技术保护点】
1.一种半导体元件，其特征在于，包括：/n第一导电型阱，配置于第一导电型衬底中；/n第二导电型阱，配置于所述第一导电型阱旁边且被所述第一导电型阱环绕；/n源极区域，配置于所述第一导电型阱中；/n漏极区域，配置于所述第二导电型阱中；以及/n多晶硅环栅极结构，配置于所述第一导电型阱及所述第二导电型阱上方，位于所述源极区域及所述漏极区域之间且环绕所述漏极区域，/n其中所述源极区域与所述第二导电型阱之间在第一方向上的距离小于在第二方向上的距离，所述第一方向与所述第二方向垂直，且所述第二方向为所述多晶硅环栅极结构的长边方向。/n

【技术特征摘要】
20181226 TW 1071470781.一种半导体元件，其特征在于，包括：
第一导电型阱，配置于第一导电型衬底中；
第二导电型阱，配置于所述第一导电型阱旁边且被所述第一导电型阱环绕；
源极区域，配置于所述第一导电型阱中；
漏极区域，配置于所述第二导电型阱中；以及
多晶硅环栅极结构，配置于所述第一导电型阱及所述第二导电型阱上方，位于所述源极区域及所述漏极区域之间且环绕所述漏极区域，
其中所述源极区域与所述第二导电型阱之间在第一方向上的距离小于在第二方向上的距离，所述第一方向与所述第二方向垂直，且所述第二方向为所述多晶硅环栅极结构的长边方向。


2.如权利要求1所述的半导体元件，其特征在于，更包括第一导电型掺杂区，配置于所述第一导电型阱中。


3.如权利要求2所述的半导体元件，其特征在于，更包括隔离结构，配置于所述源极区域与所述第一导电型掺杂区之间。


4.如权利要求1所述的半导体元件，其特征在于，所述源极区域及所述漏极区域为第二导电型掺杂区。


5.如权利要求1所述的半导体元件，其特征在于，所述多晶硅环栅极结构包括栅极以及位于所述栅极与所述第一导电型衬底之间的栅极氧化层。


6.如权利要求5所述的半导体元件，其特征在于，所述栅极氧化层在所述第一方向上的厚度小于或等于在所述第二方向上的厚度。
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【专利技术属性】
技术研发人员：谢克·麦斯坦巴雪，陈柏安，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾;71