存储器阵列和形成存储器阵列的方法技术

一些实施例包括一种形成组件(例如，存储器阵列)的方法。通过交替的第一级和第二级的堆叠形成第一开口。第一级包含氮化硅，而第二级包含二氧化硅。用存储器单元结构代替第二级的一些二氧化硅。存储器单元结构包括与电荷阻挡区域相邻的电荷存储区域。在第一开口内形成隧穿材料，并且邻近隧穿材料形成沟道材料。穿过堆叠形成第二开口。第二开口延伸穿过二氧化硅的剩余部分，并延伸穿过氮化硅。去除二氧化硅的剩余部分以形成腔。在腔内形成导电区域。去除氮化硅以在导电区域之间形成空隙。一些实施例包括存储器阵列。

Memory array and method of forming memory array

【技术实现步骤摘要】
【国外来华专利技术】存储器阵列和形成存储器阵列的方法
存储器阵列(例如，NAND存储器阵列)和形成存储器阵列的方法。
技术介绍
存储器为电子系统提供数据存储。闪存存储器是存储器的一种类型，并且在现代计算机和设备中具有多种用途。例如，现代个人计算机可以将BIOS存储在闪存存储器芯片上。作为另一示例，对于计算机和其他设备而言，在固态驱动器中利用闪存存储器来代替传统的硬盘驱动器变得越来越普遍。作为又一示例，闪存存储器在无线电子设备中很普及，因为其使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并提供针对增强特征远程升级设备的能力。NAND可以是闪存存储器的基本架构，并且可以被配置为包含垂直堆叠的存储器单元。在具体描述NAND之前，更一般地描述存储器阵列在集成布置内的关系可能会有所帮助。图1示出了一种现有技术的器件100的框图，所述器件包括存储器阵列102，所述存储器阵列具有以行和列布置的多个存储器单元103以及存取线104(例如，用于传导信号WL0至WLm的字线)和第一数据线106(例如，用于传导信号BL0至BLn的位线)。存取线104和第一数据线106可以用于向和从存储器单元103传输信息。行解码器107和列解码器108对地址线109上的地址信号A0至AX进行解码，以确定哪些存储器单元103将被访问。读出放大器电路115进行操作以确定从存储器单元103读取的信息的值。I/O电路117在存储器阵列102和输入/输出(I/O)线105之间传输信息的值。I/O线105上的信号DQ0至DQN可以表示从存储器单元103读取或将要写入所述存储器单元的信息的值。其他器件可以通过I/O线105、地址线109或控制线120与器件100进行通信。存储器控制单元118用于控制要对存储器单元103执行的存储器操作，并且利用控制线120上的信号。器件100可以分别在第一电源线130和第二电源线132上接收电源电压信号Vcc和Vss。器件100包括选择电路140和输入/输出(I/O)电路117。选择电路140可以经由I/O电路117对信号CSEL1至CSELn做出响应，以选择第一数据线106和第二数据线113上的信号，所述信号可以表示要从存储器单元103读取或要被编程到其中的信息的值。列解码器108可以基于地址线109上的A0至AX地址信号选择性地激活CSEL1至CSELn信号。选择电路140可以选择第一数据线106和第二数据线113上的信号，以在读取和编程操作期间提供存储器阵列102和I/O电路117之间的通信。图1的存储器阵列102可以是NAND存储器阵列，并且图2示出了可以用于图1的存储器阵列102的三维NAND存储器器件200的框图。器件200包含多个电荷存储器件串。在第一方向(Z-Z')上，每个电荷存储器件串可以包含例如彼此堆叠的三十二个电荷存储器件，其中每个电荷存储器件对应于例如三十二层(例如层0至层31)中的一个。各个串的电荷存储器件可以共享公共的沟道区域，诸如形成在半导体材料(例如，多晶硅)的相应柱中的沟道区域，围绕所述柱形成电荷存储器件串。在第二方向(X-X')上，例如，多个串的十六个第一组的每个第一组可以包含例如共享多个(例如三十二个)存取线(即“全局控制栅极(CG)线”，也称为字线WL)的八个串。每个存取线可以在层内耦合电荷存储器件。当每个电荷存储器件包含一能够存储两位信息的单元时，由同一存取线耦合(并由此对应于同一层)的电荷存储器件可以在逻辑上分组成例如两个页面，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，例如，多个串中的八个第二组的每个第二组可以包含由八个数据线中对应的一条耦合的十六个串。存储器块的大小可以包含1,024个页面，总共约16MB(例如16字线×32层×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、层、存取线、数据线、第一组、第二组和/或页面的数量可以大于或小于图2中所示的数量。图3示出了图2的3DNAND存储器器件200的存储器块300在X-X'方向上的横截面图，包括在关于图2所述的串的十六个第一组的一个中的十五个电荷存储器件串。可以将存储器块300的多个串分组成多个子集310、320、330(例如，片列)，诸如片列I、片列j和片列K，其中每个子集(例如片列)包含存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可以耦合到多个串的SGD。例如，全局SGD线340可以经由多个(例如三个)子SGD驱动器332、334、336中对应的一个耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应的子集(例如，片列)。子SGD驱动器332、334、336中的每个可以独立于其他部分块的那些同时并发地耦合或切断对应的部分块(例如，片列)的串的SGD。全局源极侧选择栅极(SGS)线360可以耦合到多个串的SGS。例如，全局SGS线360可以经由多个子SGD驱动器322、324、326中对应的一个耦合到多个子SGS线362、364、366，其中每个子SGS线对应于相应的子集(例如，片列)。子SGS驱动器322、324、326中的每个可以独立于其他部分块的那些同时并发地耦合或切断对应的部分块(例如，片列)的串的SGS。全局存取线(例如，全局CG线)350可以耦合与多个串中的每个串的相应层相对应的电荷存储器件。每个全局CG线(例如，全局CG线350)可以经由多个子串驱动器312、314和316中对应的一个耦合到多个子存取线(例如，子CG线)352、354、356。每个子串驱动器可独立于其他部分块和/或其他层的那些同时并发地耦合或切断与相应部分块和/或层相对应的电荷存储器件。与相应子集(例如，部分块)和相应层相对应的电荷存储器件可以包含电荷存储器件的“部分层”(例如，单个“片”)。可以将与相应子集(例如，部分块)相对应的串耦合到子源极372、374和376(例如，“片源极”)中对应的一个，其中每个子源极耦合到相应的电源。另选地，参考图4的示意图来描述NAND存储器器件200。存储器阵列200包括字线2021至202N和位线2281至228M。存储器阵列200还包括NAND串2061至206M。每个NAND串包括电荷存储晶体管2081至208N。电荷存储晶体管可以使用浮栅材料(例如，多晶硅)来存储电荷，或者可以使用电荷俘获材料(例如，氮化硅、金属纳米点等)来存储电荷。电荷存储晶体管208位于字线202和串206的相交处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择器件(例如，源极侧选择栅极SGS)210和漏极选择器件(例如，漏极侧选择栅极SGD)212之间以源极到漏极串联连接。每个源极选择器件210位于串206和源极选择线214的相交处，而每个漏极选择器件212位于串206和漏极选择线215的相交处。选择器件210和212可以是任何合适的存取器件，并且在图1中一般性用方框示出。每个源极选择器件210的源极连接到公共源极线216。每个本文档来自技高网...

【技术保护点】
1.一种存储器阵列，其包含：/n交替的绝缘级和字线级的垂直堆叠；/n沿着所述堆叠垂直延伸的沟道材料；/n沿着所述字线级的导电段；所述导电段中的各个导电段沿着横截面具有彼此呈相对关系的第一端部和第二端部；所述导电段包含栅极和与所述栅极相邻的字线；所述字线包围所述第二端部并且所述栅极包围所述第一端部；/n存储器单元结构，其沿着所述字线级并且位于所述栅极和所述沟道材料之间；所述存储器单元结构包括电荷存储区域和电荷阻挡区域；所述电荷阻挡区域在所述电荷存储区域和所述栅极之间；/n空隙，其沿着所述绝缘级并且在垂直相邻的所述存储器单元结构之间；以及/n绝缘衬里区域，其沿着所述字线级并且围绕所述导电段的所述第二端部延伸；所述绝缘衬里区域包含低密度二氧化硅。/n

【技术特征摘要】
【国外来华专利技术】20171227 US 62/610,6571.一种存储器阵列，其包含：
交替的绝缘级和字线级的垂直堆叠；
沿着所述堆叠垂直延伸的沟道材料；
沿着所述字线级的导电段；所述导电段中的各个导电段沿着横截面具有彼此呈相对关系的第一端部和第二端部；所述导电段包含栅极和与所述栅极相邻的字线；所述字线包围所述第二端部并且所述栅极包围所述第一端部；
存储器单元结构，其沿着所述字线级并且位于所述栅极和所述沟道材料之间；所述存储器单元结构包括电荷存储区域和电荷阻挡区域；所述电荷阻挡区域在所述电荷存储区域和所述栅极之间；
空隙，其沿着所述绝缘级并且在垂直相邻的所述存储器单元结构之间；以及
绝缘衬里区域，其沿着所述字线级并且围绕所述导电段的所述第二端部延伸；所述绝缘衬里区域包含低密度二氧化硅。


2.根据权利要求1所述的存储器阵列，其中垂直相邻的所述绝缘衬里区域彼此接合以密封所述空隙的端部。


3.根据权利要求1所述的存储器阵列，其中垂直相邻的所述绝缘衬里区域沿着所述空隙的端部彼此垂直地隔开，以保留延伸到所述空隙的所述端部中的孔口；并且其中所述孔口填充有具有比所述绝缘衬里区域的所述二氧化硅更高密度的二氧化硅。


4.根据权利要求1所述的存储器阵列，其中所述电荷阻挡区域包含氮氧化硅。


5.根据权利要求4所述的存储器阵列，其中高k电介质阻隔材料在所述栅极和所述电荷阻挡区域之间；并且其中所述高k电介质阻隔材料直接抵靠所述氮氧化硅。


6.根据权利要求4所述的存储器阵列，其中所述电荷阻挡区域包含直接抵靠所述氮氧化硅并且在所述氮氧化硅和所述电荷存储区域之间垂直延伸的二氧化硅。


7.一种组件，其包含：
用于传导电流的沟道；所述沟道包括第一沟道部分和在所述第一沟道部分下方的第二沟道部分；
第一存储器单元结构，其位于第一栅极和所述第一沟道部分之间；所述第一存储器单元结构包括第一电荷存储区域和第一电荷阻挡区域；所述第一电荷阻挡区域位于所述第一电荷存储区域和所述第一栅极之间；所述第一电荷阻挡区域包含氮氧化硅，并且所述第一电荷存储区域包含氮化硅；
第二存储器单元结构，其在所述第一存储器单元结构下方并且位于第二栅极和所述第二沟道部分之间；所述第二存储器单元结构包括第二电荷存储区域和第二电荷阻挡区域；所述第二电荷阻挡区域位于所述第二电荷存储区域和所述第二栅极之间；所述第二电荷阻挡区域包含氮氧化硅，并且所述第二电荷存储区域包含氮化硅；
空隙，其位于所述第一栅极和所述第二栅极之间并且在所述第一存储器单元结构和所述第二存储器单元结构之间；
所述第一栅极，其包含在所述空隙上方并且通过低密度二氧化硅与所述空隙隔开的导电材料；
所述第二栅极，其包含在所述空隙下方并且通过低密度二氧化硅与所述空隙隔开的导电材料；
第一衬里，其在所述第一电荷存储区域的氮化硅和所述空隙之间；以及
第二衬里，其在所述第一电荷存储区域的氮化硅和所述空隙之间。


8.根据权利要求7所述的组件，其中所述第一衬里和所述第二衬里包含氮氧化硅。


9.根据权利要求7所述的组件，其包含在所述第一栅极和所述第一电荷阻挡区域之间的第一电介质阻隔区域，并且包含在所述第二栅极和所述第二电荷阻挡区域之间的第二电介质阻隔区域。


10.根据权利要求9所述的组件，其中所述第一电介质阻隔区域和所述第二电介质阻隔区域包含高k材料；其中所述第一电介质阻隔区域的所述高k电介质材料的边缘直接抵靠所述空隙；并且其中所述第二电介质阻隔区域的所述高k电介质材料的边缘直接抵靠所述空隙。


11.根据权利要求7所述的组件，其中所述第一电荷阻挡区域包含在所述第一电荷阻挡区域的氮氧化硅和所述第一电荷存储区域的氮化硅之间的二氧化硅；并且其中所述第二电荷阻挡区域包含在所述第二电荷阻挡区域的氮氧化硅和所述第二电荷存储区域的氮化硅之间的二氧化硅。


12.一种形成组件的方法，其包含：
通过交替的第一级和第二级的堆叠形成第一开口；所述第一级包含氮化硅，并且所述第二级包含二氧化硅；
用存储器单元结构代替所述第二级中的一些二氧化硅，同时保留所述第二级中所述二氧化硅的剩余部分；所述存储器单元结构包含与电荷阻挡区域相邻的电荷存储区域；
在所述第一开口内形成垂直延伸的隧穿材料，所述隧穿材料沿着所述存储器单元结构的所述电荷存储区域延伸；
在所述第一开口内并邻近所述隧穿材料形成沟道材料；
穿过所述堆叠形成第二开口；所述第二开口延伸穿过所述第二级中所述二氧化硅的所述剩余部分，并且延伸穿过所述第一级的所述氮化硅；
去除所述第二级中所述二氧化硅的所述剩余部分以沿着所述第二开口形成腔；
在所述腔内形成导电区域；以及
去除所述第一级的所述氮化硅以在所述导电区域之间形成空隙。


13.根据权利要求12所述的方法，其中所述第一级的所述氮化硅是第一氮化硅，并且所述方法进一步包含在形成所述第一开口之后并且在形成所述第二开口之前，用第二氮化硅代替所述第一级的一些所述第一氮化硅；其中所述去除所述氮化硅以形成所述空隙包含去除所述第一氮化硅和所述第二氮化硅；并且其中所述空隙具有在垂直相邻的所述栅极之间的区域，并且具有在垂直相邻的所述存储器单元结构之间的区域。


14.根据权利要求13所述的方法，其中所述去除所述第一氮化硅和所述第二氮化硅形成绝缘衬里区域，所述绝缘衬里区域围绕所述导电区域的与所述第二开口相邻的端部延伸；所述绝缘衬里区域包含低密度二氧化硅。


15.根据权利要求14所述的方法，其中垂直相邻的所述绝缘衬里区域彼此接合以密封所述空隙的端部。


16.根据权利要求15所述的方法，其中所述绝缘衬里区域部分地填充所述第二开口；且所述方法进一步包含用具有比所述绝缘衬里区域的所述二氧化硅更高密度的二氧化硅填充所述...

【专利技术属性】
技术研发人员：金昌汉，C·E·卡特，C·史密斯，C·豪德，R·J·希尔，李杰，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US