半导体模块制造技术

本发明专利技术抑制浪涌电流引起的SiC晶体的劣化。提供一种半导体模块，其具有：第一半导体芯片，其具备第一半导体基板，该第一半导体基板具备场效应晶体管且由SiC制成；第二半导体芯片，其具备第二半导体基板，该第二半导体基板具备二极管；第一引线框架，其具备第一主端子；以及第二引线框架，其具备第二主端子。第一引线框架与第一半导体芯片的漏电极和第二半导体芯片的阴极电极连接。第二引线框架与第一半导体芯片的源电极和第二半导体芯片的阳极电极连接。从第二主端子经由第一半导体芯片至第一主端子的第一电流路径，与从第二主端子经由第二半导体芯片至第一主端子的第二电流路径相比更长。

Semiconductor module

【技术实现步骤摘要】
半导体模块
本说明书公开的技术涉及半导体模块。
技术介绍
专利文献1中公开了一种半导体模块。该半导体模块具备场效应晶体管(以下称为FET)和二极管(以下称为主二极管)。FET设置在由SiC(碳化硅)制成的半导体基板上。FET的漏极和主二极管的阴极与共同的端子(以下称为第一端子)连接，FET的源极和主二极管的阳极与共同的端子(以下称为第二端子)连接。在FET内部以寄生形式形成体二极管。体二极管的阳极与FET的源极(即第二端子)连接，体二极管的阴极与FET的漏极(即第一端子)连接。因此，主二极管和体二极管在第一端子与第二端子之间并联连接。如果第二端子的电位变得高于第一端子的电位，则主二极管沿正向被施加电压，从而主二极管导通。此时，由于体二极管也被施加正向电压，因此体二极管有可能导通。如果电流流过体二极管，则设置有FET的半导体基板的SiC晶体劣化。针对该问题，在专利文献1的技术中，通过设定主二极管的导通电压低于体二极管的起始通电电压，从而抑制体二极管的导通。由此，抑制SiC晶体的劣化。专利文献1：日本特开2007-305836号公报
技术实现思路
如专利文献1所述，在主二极管和体二极管并联连接的电路中，由于电路中的电感的影响，有时浪涌电流会沿正向流过主二极管和体二极管。专利文献1的技术也不能抑制浪涌电流流过体二极管。因此，设置有FET的半导体基板的SiC晶体由于浪涌电流而劣化。在本说明书中，提出了一种抑制浪涌电流引起的SiC晶体的劣化的技术。本说明书公开的半导体模块具有第一半导体芯片、第二半导体芯片、第一引线框架以及第二引线框架。所述第一半导体芯片具备：第一半导体基板，其具备场效应晶体管且由SiC制成；漏电极，其设置在所述第一半导体基板的一侧表面上；以及源电极，其设置在所述第一半导体基板的另一侧表面上。所述第二半导体芯片具备：第二半导体基板，其具备二极管；阴极电极，其设置在所述第二半导体基板的一侧表面上；以及阳极电极，其设置在所述第二半导体基板的另一侧表面上。所述第一引线框架具备第一主端子，与所述漏电极和所述阴极电极连接。所述第二引线框架具备第二主端子，与所述源电极和所述阳极电极连接。从所述第二主端子经由所述第一半导体芯片至所述第一主端子的第一电流路径，与从所述第二主端子经由所述第二半导体芯片至所述第一主端子的第二电流路径相比更长。在该半导体模块中，当第二主端子的电位相对于第一主端子的电位急剧上升时，浪涌电流流过第一电流路径(即，第一半导体芯片的场效应晶体管的体二极管)和第二电流路径(即，第二半导体芯片的二极管)。由于第一电流路径比第二电流路径长，因此第一电流路径的寄生电感比第二电流路径的寄生电感大。与寄生电感较小的第二电流路径相比，在寄生电感较大的第一电流路径中，进一步抑制电流的增加。因此，与第一电流路径相比，浪涌电流更多地流过第二电流路径。因此，抑制第一半导体芯片的场效应晶体管的体二极管中流过的浪涌电流。从而，抑制第一半导体基板的SiC晶体的劣化。附图说明图1是具有实施方式的半导体模块的逆变电路的电路图。图2是实施方式的半导体模块的电路图。图3是实施方式的半导体模块的俯视图。图4是沿图3的IV-IV线的剖视图。图5是示出实施方式的半导体模块的寄生电感的电路图。图6是示出流过实施方式的半导体模块的浪涌电流的曲线图。图7是示出流过对比例的半导体模块的浪涌电流的曲线图。图8是第一变形例的半导体模块的电路图。图9是第二变形例的半导体模块的俯视图。图10是沿图9的X-X线的剖视图。图11是具有第三变形例的半导体模块的逆变电路的电路图。图12是第三变形例的半导体模块的俯视图。图13是沿图12的XIII-XIII线的剖视图。图14是具有实施方式的半导体模块的DC-DC转换电路的电路图。具体实施方式图1示出了具备实施方式的半导体模块10的逆变电路。逆变电路具备高电位配线90、低电位配线92以及三条输出配线94、96、98。在高电位配线90与低电位配线92之间，通过未图示的电源施加直流电压。输出配线94、96、98与L负载88(例如三相电动机)连接。高电位配线90与输出配线94之间连接有一个半导体模块10。高电位配线90与输出配线96之间连接有一个半导体模块10。高电位配线90与输出配线98之间连接有一个半导体模块10。低电位配线92与输出配线94之间连接有一个半导体模块10。低电位配线92与输出配线96之间连接有一个半导体模块10。低电位配线92与输出配线98之间连接有一个半导体模块10。通过各个半导体模块10的MOSFET12进行整流，三相交流电经由输出配线94、96、98供给至L负载88。图2示出了半导体模块10的电路图。如图2所示，半导体模块10具有场效应晶体管12和二极管16。在本实施方式中，使用MOSFET(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)作为场效应晶体管12。MOSFET12的漏极与主端子20连接，MOSFET12的源极与主端子22连接。此外，MOSFET12具有体二极管14。体二极管14是在MOSFET12的内部以寄生形式形成的pn二极管。体二极管14的阴极与主端子20连接，体二极管14的阳极与主端子22连接。二极管16可以是pn二极管，也可以是肖特基势垒二极管。二极管16的阴极与主端子20连接，二极管16的阳极与主端子22连接。如图1所示，在上臂的半导体模块10中，主端子20与高电位配线90连接，主端子22与输出配线94、96、98中的其中一条连接。在下臂的半导体模块10中，主端子20与输出配线94、96和98中的其中一条连接，主端子22与低电位配线92连接。图3和图4示出了半导体模块10的构造。如图3和图4所示，半导体模块10具有半导体芯片30、半导体芯片32、引线框架34、引线框架36以及绝缘树脂40。图2的MOSFET12以及体二极管14设置在半导体芯片32内，图2的二极管16设置在半导体芯片30内。如图4所示，引线框架34上配置有半导体芯片30、32。半导体芯片30、32上配置有引线框架36。如图4所示，半导体芯片32具有半导体基板32a、漏电极32b以及源电极32c。半导体基板32a由SiC制成。半导体基板32a的内部设置有MOSFET12以及体二极管14。漏电极32b设置在半导体基板32a的下表面。漏电极32b是MOSFET12的漏电极，同时也是体二极管14的阴极电极。漏电极32b通过软钎焊与引线框架34连接。源电极32c设置在半导体基板32a的上表面。源电极32c是MOSFET12的源电极，同时也是体二极管14的阳极电极。源电极32c通过软钎焊与引线框架36连接。如图3所示，半导体基板32a的上表面设置有多个信号电极32d。信号电极32d包括MOSFET12的栅电极和开尔文源电极。每个信号电极32d通过键合线与对应的信号端子38连接本文档来自技高网...

【技术保护点】
1.一种半导体模块，其特征在于，具有：/n第一半导体芯片，其具备具有场效应晶体管且由SiC制成的第一半导体基板、设置在所述第一半导体基板的一侧表面上的漏电极、和设置在所述第一半导体基板的另一侧表面上的源电极；/n第二半导体芯片，其具备具有二极管的第二半导体基板、设置在所述第二半导体基板的一侧表面上的阴极电极、和设置在所述第二半导体基板的另一侧表面上的阳极电极；/n第一引线框架，其具备第一主端子，与所述漏电极和所述阴极电极连接；以及/n第二引线框架，其具备第二主端子，与所述源电极和所述阳极电极连接，/n从所述第二主端子经由所述第一半导体芯片至所述第一主端子的第一电流路径，与从所述第二主端子经由所述第二半导体芯片至所述第一主端子的第二电流路径相比更长。/n

【技术特征摘要】
20181217 JP 2018-2353621.一种半导体模块，其特征在于，具有：
第一半导体芯片，其具备具有场效应晶体管且由SiC制成的第一半导体基板、设置在所述第一半导体基板的一侧表面上的漏电极、和设置在所述第一半导体基板的另一侧表面上的源电极；
第二半导体芯片，其具备具有二极管的第二半导体基板、设置在所述第二半导体基板的一侧表面上的阴极电极、和设置在所述第二半导体基板的另一侧表面上的阳极电极；
第一引线框架，其具备第一主端子，与所述漏电极和所述阴极电极连接；以及
第二引线框架，其具备第二主端子，与所述源电极和所述阳极电极连接，
从所述第二主端子经由所述第一半导体芯片至所述第一主端子的第一电流路径，与从所...

【专利技术属性】
技术研发人员：杉浦秀和，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：日本;JP