用于减少共端子晶体管中的串扰的布局制造技术

微电子器件(100)具有公共端子晶体管(104)，所述公共端子晶体管具有两个或更多个沟道(112，114)和在沟道(112，114)的相应区域中的感测晶体管(124，130)。沟道(112，114)和感测晶体管(124，130)共享半导体衬底(102)中的公共节点(106)。感测晶体管(124，130)被配置成用于提供表示通过对应沟道(112，114)的电流的感测电流。感测晶体管(124，130)被定位成使得沟道电流与对应的感测电流的比率具有小于目标值的串扰。形成微电子器件(100)的方法包括估计含公共端子晶体管(104)的公共节点(106)的半导体衬底(102)中的电位分布，和基于所估计的电位分布为感测晶体管(124，130)选择位置。

【技术实现步骤摘要】
【国外来华专利技术】用于减少共端子晶体管中的串扰的布局
本专利技术总体上涉及微电子器件，并且更具体地涉及微电子器件中的共端子晶体管。
技术介绍
广泛使用的共端子晶体管是n沟道金属氧化物半导体(NMOS)晶体管，其具有在n型半导体区域中的共漏极，和由单独栅极控制的具有共端子晶体管的源极的两个或更多个沟道。共端子NMOS晶体管可用于提供通过串联连接到沟道的单独负载的电流。共端子晶体管具有用于每个沟道的感测NMOS晶体管，以监测通过相应沟道的电流。期望使通过每个感测晶体管的电流代表通过相应沟道的电流并且独立于通过其他沟道的电流，即，具有低串扰。这通常通过具有补偿电路来实现，所述补偿电路提供用于调节通过感测晶体管的电流的补偿信号以减少串扰。所述补偿电路增加了含共端子晶体管的微电子器件的面积，从而造成了不期望的制造成本增加。
技术实现思路
微电子器件具有共端子晶体管，所述共端子晶体管具有两个或更多个沟道和在沟道的相应区域中的感测晶体管。沟道和感测晶体管共享半导体区域中的共节点。所述感测晶体管被配置成在操作电流范围因数内提供表示通过对应沟道的电流的感测电流。所述感测晶体管被定位成使得沟道电流与对应感测电流的比率对通过其他沟道的电流的依赖性小于目标水平。可以在没有提供用于调节一或多个感测电流以减少串扰的补偿信号的补偿电路的情况下实施微电子器件。形成微电子器件的方法包括估计含共端子晶体管的共节点的半导体区域中的电位分布，和基于所估计的电位分布为感测晶体管选择位置。附图说明图1是具有共端子晶体管的示例性微电子器件的截面图。图2是含共端子晶体管的示例性微电子器件的电路图。图3是含共端子晶体管的示例性微电子器件的顶视图。图4是示出共端子晶体管中的感测晶体管的串扰的图表。图5是具有共端子晶体管的另一示例性微电子器件的截面图。图6是形成含共端子晶体管的微电子器件的示例性方法的流程图。图7是具有共端子晶体管的示例性微电子器件的视图，描绘了流入和流出微电子器件的电流。图8是确定含共端子晶体管的微电子器件的第一感测位置和第二感测位置的示例性方法的流程图。具体实施方式附图未按比例绘制。示例性实施例不限于所示出的动作或事件的顺序，因为一些动作或事件可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，一些示出的动作或事件对于实施根据示例性实施例的方法是任选的。微电子器件具有在半导体区域中具有共节点的共端子晶体管。所述共端子晶体管具有两个或更多个沟道。在一个方面，共端子晶体管可以是共端子n沟道金属氧化物半导体(NMOS)晶体管，其具有在n型半导体区域中的共漏极和具有沟道节点(其为源极节点)的两个或更多个沟道。在这一方面，第一沟道可以是第一NMOS晶体管、第一感测晶体管可以是第二NMOS晶体管、第二沟道可以是第三NMOS晶体管，以及第二感测晶体管可以是第四NMOS晶体管。由相应的栅极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是共端子NMOS晶体管，其具有在n型半导体区域中的共源极和具有沟道节点(其为漏极节点)的两个或更多个沟道，其中由对应的栅极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是共端子p沟道金属氧化物半导体(PMOS)晶体管，其具有在p型半导体区域中的共漏极和具有沟道节点(其为源节点)的两个或更多个沟道，其中由对应的栅极控制通过每个沟道的电流。在又一个方面，所述共端子晶体管可以是共端子PMOS晶体管，其具有在p型半导体区域中的共源极和具有沟道节点(其为漏极节点)的两个或更多个沟道，其中由对应的栅极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是NPN双极结型晶体管，其具有在n型半导体区域中的共集电极和具有沟道节点(其为发射极节点)的两个或更多个沟道，其中由相应的基极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是NPN双极结型晶体管，其具有在n型半导体区域中的共发射极和具有沟道节点(其为集电极节点)的两个或更多个沟道，其中由相应的基极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是PNP双极结型晶体管，其具有在p型半导体区域中的共集电极和具有沟道节点(其为发射极节点)的两个或更多个沟道，其中由相应的基极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是PNP双极结型晶体管，其具有在p型半导体区域中的共发射极和具有沟道节点(其为集电极节点)的两个或更多个沟道，其中由相应的基极控制通过每个沟道的电流。在一个方面，共端子晶体管可以是竖直晶体管，其中共节点延伸到微电子器件的第一表面，并且沟道延伸到微电子器件的与所述第一表面相对的第二表面。在这一方面，第一沟道可以是第一竖直晶体管、第一感测晶体管可以是第二竖直晶体管、第二沟道可以是第三竖直晶体管，以及第二感测晶体管可以是第四竖直晶体管。在另一方面，共端子晶体管可以是横向晶体管，其中共节点和沟道延伸到微电子器件的同一表面。在这一方面，第一沟道可以是第一横向晶体管、第一感测晶体管可以是第二横向晶体管、第二沟道可以是第三横向晶体管，以及第二感测晶体管可以是横向竖直晶体管。共端子晶体管具有用于每个沟道的感测晶体管。在本说明书中，术语“感测晶体管”并不意味着感测晶体管与共端子晶体管分离；相反，术语“感测晶体管”通常符合惯例。每个感测晶体管是共端子晶体管的一部分，其中所有感测晶体管和所有沟道共享共节点。感测晶体管具有与共端子晶体管相同的晶体管类型和极性。例如，在共端子晶体管是NMOS晶体管的情况下，每个感测电阻器也是NMOS晶体管。每个感测晶体管具有与沟道共享共节点的节点。每个感测晶体管具有与对应的沟道节点位于微电子器件的同一表面处的感测节点。感测晶体管位于对应的沟道中，其中对应的沟道在感测晶体管的至少三个侧面上与感测晶体管横向相邻，其中侧面中的两个彼此相对。在本说明书中，术语“横向地”是指平行于半导体衬底的表面的方向，共节点延伸到所述表面。每个感测晶体管被配置成根据感测比提供表示通过对应沟道的沟道电流的感测电流。感测电流与对应的沟道电流之间的关系在此是指感测比。在一个方面，感测比可以是沟道电流与感测电流的数字比。在另一方面，感测晶体管可被配置成提供与对应沟道电流成线性比例的感测电流。在另一方面，感测晶体管可被配置成提供与具有偏移量的对应沟道电流成比例的感测电流。感测电流与对应的沟道电流之间的其他关系在示例性实施例的范围内。本文描述了感测电流与对应沟道电流之间的线性关系的示例。感测电流与对应的沟道电流之间的其他关系可应用于示例。术语感测比可应用于这些关系而不混淆感测电流与对应沟道电流之间的特定关系。感测晶体管被配置成提供感测电流，所述感测电流表示在微电子器件的操作期间所遇到的沟道电流的操作电流范围因数内的对应沟道电流。例如，对于最大操作电流为3安培的相对较小的沟道，操作电流范围因数可以大于30。对于具有10安培的最大操作电流的较大沟道，操作电流范围因数可以大于100。操作电流范围覆盖微电子器件操作期间的沟道电流的期望范围。范围因数是操作电流范围的上限值与本文档来自技高网...

【技术保护点】
1.一种微电子器件，包含：/n半导体衬底；和/n共端子晶体管，包括：/n共节点，延伸到所述半导体衬底的第一表面；/n第一沟道，具有在所述半导体衬底中的第一沟道节点；/n第一感测晶体管，具有在所述半导体衬底中的与所述第一沟道节点相邻的第一感测节点；/n第二沟道，具有在所述半导体衬底中的第二沟道节点；以及/n第二感测晶体管，具有在所述半导体衬底中的与所述第二沟道节点相邻的第二感测节点；/n其中所述第一感测晶体管位于第一感测位置，以便被配置成根据第一感测比提供第一感测电流，所述第一感测电流表示通过所述第一沟道的第一沟道电流，其中所述第一感测比相对于通过所述第二沟道的第二沟道电流具有小于目标值的串扰，并且其中所述第二感测晶体管位于第二感测位置，以便被配置成根据第二感测比提供表示所述第二沟道电流的第二感测电流，其中所述第二感测比相对于所述第一沟道电流具有小于所述目标值的串扰。/n

【技术特征摘要】
【国外来华专利技术】20171109 US 62/583,701;20180406 US 15/947,3891.一种微电子器件，包含：
半导体衬底；和
共端子晶体管，包括：
共节点，延伸到所述半导体衬底的第一表面；
第一沟道，具有在所述半导体衬底中的第一沟道节点；
第一感测晶体管，具有在所述半导体衬底中的与所述第一沟道节点相邻的第一感测节点；
第二沟道，具有在所述半导体衬底中的第二沟道节点；以及
第二感测晶体管，具有在所述半导体衬底中的与所述第二沟道节点相邻的第二感测节点；
其中所述第一感测晶体管位于第一感测位置，以便被配置成根据第一感测比提供第一感测电流，所述第一感测电流表示通过所述第一沟道的第一沟道电流，其中所述第一感测比相对于通过所述第二沟道的第二沟道电流具有小于目标值的串扰，并且其中所述第二感测晶体管位于第二感测位置，以便被配置成根据第二感测比提供表示所述第二沟道电流的第二感测电流，其中所述第二感测比相对于所述第一沟道电流具有小于所述目标值的串扰。


2.根据权利要求1所述的微电子器件，其中所述第一沟道大于所述第二沟道。


3.根据权利要求2所述的微电子器件，其中所述第一感测晶体管的第一中心与所述第一沟道和所述第二沟道之间的中心点之间的第一横向距离小于所述第二感测晶体管的第二中心与所述中心点之间的第二横向距离。


4.根据权利要求1所述的微电子器件，其中：所述第一沟道包括第一竖直晶体管；所述第一感测晶体管包括第二竖直晶体管；所述第二沟道包括第三竖直晶体管；以及所述第二感测晶体管包括第四竖直晶体管。


5.根据权利要求1所述的微电子器件，其中：所述第一沟道包括第一MOS晶体管；所述第一感测晶体管包括第二MOS晶体管；所述第二沟道包括第三MOS晶体管；所述第二感测晶体管包括第四MOS晶体管。


6.根据权利要求5所述的微电子器件，其中所述第一感测晶体管的第一感测栅极电耦合至所述第一沟道的第一沟道栅极，并且所述第二感测晶体管的第二感测栅极电耦合至所述第二沟道的第二沟道栅极。


7.根据权利要求5所述的微电子器件，其中：所述共节点包括共漏极；所述第一沟道节点包括所述第一沟道的第一源极节点；所述第一感测节点包括所述第一感测晶体管的第二源极节点；所述第二沟道节点包括所述第二沟道的第三源极节点；以及所述第二感测节点包括所述第二感测晶体管的第四源极节点。


8.根据权利要求1所述的微电子器件，其中：所述第一沟道包括第一双极结型晶体管；所述第一感测晶体管包括第二双极结型晶体管；所述第二沟道包括第三双极结型晶体管；以及所述第二感测晶体管包括第四双极结型晶体管。


9.根据权利要求1所述的微电子器件，其中所述串扰的目标值是1％。


10.根据权利要求1所述的微电子器件，其中：
所述第一沟道在所述第一感测晶体管的至少三个侧面上与所述第一感测晶体管横向相邻，其中所述侧面中的两个彼此相对；和
所述第二沟道在所述...

【专利技术属性】
技术研发人员：维贾伊·克里希纳穆尔蒂，阿比迪尔·拉赫曼，褚民，苏阿尔普·阿拉斯，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US