高电压漏极延伸式MOS晶体管制造技术

一种半导体装置(100)包含位于第一导电类型的半导体衬底(105)内的MOS晶体管(101)。所述晶体管(101)包含位于漏极阱(130)与衬底接触阱(160)之间的主体阱(135)。第二导电类型的掩埋电压阻挡区(155)位于所述衬底(105)内且连接到所述主体阱(135)。所述掩埋电压阻挡区(155)朝向所述衬底接触阱(160)延伸，其中所述衬底(105)的未经修改部分(195)保留在所述电压阻挡区(155)与所述衬底接触阱(160)之间。

High voltage drain extended MOS transistor

【技术实现步骤摘要】
【国外来华专利技术】高电压漏极延伸式MOS晶体管
此大体来说涉及半导体装置，且更确切来说涉及高电压操作得到改良的漏极延伸式MOS晶体管。
技术介绍
漏极延伸式(DE)-MOS晶体管用于各种高电压应用中，例如功率RF及驱动压电超声波换能器。此类晶体管的特征通常是漏极与衬底之间的击穿电压相对高。然而，一些现有DEMOS晶体管(确切来说DE-PMOS晶体管)仅限于小于约50V的击穿电压。此限制导致DE-PMOS晶体管在一些应用中不适合。
技术实现思路
所描述的实例包含有益地适用于集成电路(IC)中的晶体管的各种方法及装置。预期这些实施例可提高此类晶体管及IC的性能及/或合格率，但实施例不要求特定结果，除非明确阐述。此说明介绍一种装置，例如结终端漏极延伸式MOS晶体管。所述装置包含MOS晶体管形成在半导体衬底内，所述半导体衬底是第一导电类型且具有位于漏极阱与衬底接触阱之间的主体阱。第二导电类型的掩埋电压阻挡区连接到主体阱且位于主体阱与衬底接触阱之间。衬底的未经修改部分位于掩埋电压阻挡区与衬底接触阱之间。另一实施例提供一种例如用于形成电装置的方法。方法包含在半导体衬底内形成DE-MOS晶体管的主体阱及漏极阱。也在衬底内形成结终端二极管，且结终端二极管具有第一端子及第二端子。所述第一端子在衬底接触阱处连接到所述衬底，且所述第二端子连接到所述主体阱。在又一实施例中，一种电子装置(例如，DE-MOS晶体管)包含p型衬底以及位于所述衬底内的第一p+阱及第二p+阱。n阱在衬底内位于第一p+阱与第二p+阱之间，且栅极位于所述n阱上方。掩埋n型区与n阱部分地重叠且从n阱朝向第一p+阱延伸。p型衬底的未经修改部分位于第一p+阱与掩埋n型区之间。附图说明图1呈现根据各种实施例形成的LD-MOS装置的平面图。图2呈现在实例性实施例中图1的LD-MOS装置的横截面图。图3图解说明包含图1及2的LD-MOS装置的实例性推挽式驱动器电路。图4图解说明形成图1及2的LD-MOS装置的方法的实施例。图5A到5I以横截面图图解说明在实例性实施例中可用于形成图1及2的装置以实施图4的方法的过程步骤。图6及7在示例性实施例中呈现图2的LD-MOS装置的部分的细节图。具体实施方式图式未按比例绘制。本专利技术不受动作或事件的所图解说明排序限制，这是因为一些动作或事件可按照不同的次序发生及/或与其它动作或事件同时发生。此外，一些所图解说明动作或事件是任选的以实施根据此说明的方法。图1呈现根据各种实施例的电子装置100的平面图，电子装置100包含例如漏极延伸式MOS晶体管101及结终端二极管102。图2展示装置100的在图1中所标记的区段的视图。在以下论述中同时参考两个图。在此论述中在PMOS晶体管的上下文中描述晶体管101的一些方面，但不仅限于此。相关领域的技术人员将了解，所描述实施例的原则可适于在不进行过度实验的情况下通过适合修改而与NMOS晶体管搭配使用。装置100形成在衬底105上方，其中在所图解说明实施例中结终端二极管102环绕晶体管101。如下文进一步论述，二极管102提供击穿保护，从而使得晶体管101能够在比本来在一些应用中可能的源极电压高的源极电压下操作。衬底105包含第一极性类型(例如p型)的经轻度掺杂外延(“epi”)层106。外延层106可掺杂有例如硼，以达到在从约1ohm-cm到约20ohm-cm范围内的电阻率，所述电阻率对应于从约7e14个原子/cm3到约1.4e16个原子/cm3范围内的掺杂剂浓度。外延层106下方的衬底105可具有较高电阻率，例如在从约50ohm-cm到约200ohm-cm范围内。场氧化物层108上覆在外延层106上。晶体管101包含源极电极110、栅极电极115及漏极电极120。二极管102连接到衬底电极125及源极电极110。虽然在所图解说明实施例中晶体管101与二极管102共享源极电极110，但其它实施例可为晶体管101的源极及二极管102的源极提供单独触点。晶体管101进一步包含具有第一极性类型(例如p型)的漏极阱130及具有第二极性类型(例如n型)的主体阱135。漏极阱130可被重度掺杂，标示为“p+”，意指此区可比外延层106被掺杂得更重，例如至少约1016个掺杂剂个原子/cm3，或导电率是约0.5ohm-cm或小于0.5ohm-cm。漏极阱130通过通孔180连接到漏极电极120，且主体阱135通过另一通孔180连接到源极电极110。第一导电类型(例如p型)的表面漂移区140在表面层中位于漏极阱130与主体阱135之间，且提供从漏极阱130到主体阱135的电流路径。漂移区140可用作晶体管101的延伸式漏极。在这些实施例中，晶体管101的IDL(在负载下的漏极电流)可比在未经修改的外延层106用作漂移区的实施例中大。在一些实施例中，晶体管101包含位于主体阱135与漏极阱130之间的HV阱145。HV阱145掺杂有第二导电类型的掺杂剂物种，例如当外延层106是p型且晶体管101是PMOS晶体管时则掺杂有n型掺杂剂。在这些实施例中，HV阱145可有助于在空间上界定漂移区140，且也可在晶体管断开状态中为阻挡高电压提供电荷平衡。例如包括多晶硅的栅极150位于主体阱135上方，栅极电介质640(参见图6)位于栅极150与主体阱135之间。栅极150通过另一通孔180连接到栅极电极115。位于HV阱145上方的多晶硅场板151可与栅极150同时形成，且通过另一通孔180连接到漏极电极120。场板151可有助于在电场可集中的情况下减小漏极阱130与HV阱145之间的电场。图6展示主体阱135、栅极150及相关联通孔180的一部分的细节图。两个额外掺杂区提供主体阱135与通孔180之间的界面。例如经n+掺杂的主体触点610可提供通孔180与主体阱135之间的欧姆连接。经p+掺杂的源极区620可操作PMOS晶体管的源极。在所图解说明实施例中，主体触点610与源极区620因其共同连接到通孔180而保持在共同电势下。在其它实施例中，主体触点610与源极区620可不处于共同电势下，具体情形应视特定装置应用来确定。栅极电介质630(例如热氧化物)位于栅极150与主体阱135之间。在此实例中，n型主体沟道区640位于源极区620与漂移区140(图2)之间。主体沟道区640包含主体阱135的位于栅极150之下的那一部分，在主体阱135中延伸达约源极区620的深度。主体沟道区640可被栅极150上的负电压耗尽，从而允许源极区620与漏极阱130之间导电。返回图2，第二导电类型(例如n型)的掩埋电压阻挡区155连接到主体阱135。“掩埋”意指外延层106的一部分位于电压阻挡区155与场氧化物层108之间。在此上下文中，“连接”意指主体阱135与电压阻挡区155部分地重叠以使得来自主体阱135的掺杂剂及来自电压阻挡区155的掺杂剂两者皆位于重叠部分中。电压阻挡区155的第一部分155a从主体阱135横向地本文档来自技高网...

【技术保护点】
1.一种半导体装置，其包括：/nMOS晶体管，其形成在第一导电类型的半导体衬底内且具有所述第一导电类型的表面漂移层，所述表面漂移层位于主体阱与漏极阱之间；/n第二导电类型的掩埋电压阻挡区，其连接到所述主体阱且从所述主体阱朝向衬底接触阱延伸；及/n所述衬底的未经修改部分，其位于所述掩埋电压阻挡区与所述衬底接触阱之间。/n

【技术特征摘要】
【国外来华专利技术】20171229 US 62/611,942;20180122 US 15/876,9891.一种半导体装置，其包括：
MOS晶体管，其形成在第一导电类型的半导体衬底内且具有所述第一导电类型的表面漂移层，所述表面漂移层位于主体阱与漏极阱之间；
第二导电类型的掩埋电压阻挡区，其连接到所述主体阱且从所述主体阱朝向衬底接触阱延伸；及
所述衬底的未经修改部分，其位于所述掩埋电压阻挡区与所述衬底接触阱之间。


2.根据权利要求1所述的半导体装置，其中所述掩埋电压阻挡区与所述衬底形成P-N结，且所述主体阱及所述衬底接触阱经配置以对所述P-N结施加反向偏压，从而产生不均衡耗尽隔离区，所述不均衡耗尽隔离区邻近于所述未经修改衬底部分且包含所述未经修改衬底部分中的至少一些。


3.根据权利要求2所述的半导体装置，其中所述不均衡耗尽隔离区具有至少700V的击穿电压。


4.根据权利要求1所述的半导体装置，其中所述掩埋电压阻挡区从所述主体阱朝向所述衬底接触阱延伸所述主体阱与所述衬底接触阱之间的距离的至少约80％。


5.根据权利要求1所述的半导体装置，其中所述掩埋电压阻挡区从所述主体阱朝向所述衬底接触阱延伸至少约20μm。


6.根据权利要求1所述的半导体装置，其中所述掩埋电压阻挡区从所述主体阱朝向所述漏极阱延伸。


7.根据权利要求1所述的半导体装置，其中所述半导体衬底包含位于所述主体阱与所述漏极阱之间的所述第二导电类型的HV阱，且所述掩埋电压阻挡区与所述阱部分地重叠。


8.一种形成电子装置的方法，所述方法包括：
在半导体衬底内形成漏极延伸式DE-MOS晶体管的主体阱及漏极阱；及
在所述半导体衬底内形成具有第一端子及第二端子的结终端二极管，所述第一端子在衬底接触阱处连接到所述衬底，且所述第二端子连接到所述主体阱。


9.根据权利要求8所述的方法，其中所述半导体衬底包含第一导电类型的外延层，且所述衬底接触阱具有所述第一导电类型，并且所述方法进一步包括在所述外延层中形成从所述主体阱朝向所述衬底接触阱延伸的第二导电类型的掩埋区，其中外延层部分的未经修改部分位于所述掩埋区与所述衬底接触阱之间，所述外延层部分具有比所述衬底接触阱低的掺杂剂浓度。


10.根据权利要求9所述的方法，其中所述掩埋区从所述主体阱朝向阳极区延伸约20μm到约200μm。


11.根据权利要求9所述的方法，其中所述第二端子与所述主体阱重合。


12.根据权利要求8所述的方法，其中所述结终端二极管具有至少约700V的击穿电压。


13.根据权利要求9所述的方法，其进一步包括形成位于所述MOS晶体管的所述主体阱与所述漏极阱之间的所述第二导电类型的HV阱，所述阱与所述掩埋区部分地重叠。


14.根据权利要求9所述的方法，其中所述掩埋区从所述主体阱朝向所述漏极阱以缓变式掺杂剂分布延伸。


15.一种高电压MOS晶体管，其包括：
p型衬底；
第一p阱及第二p阱，其位于所述衬底内；
n阱，其在所述衬底内位于所述第一p阱与第二p阱之间；
p型表面漂移区，其位于所述n阱与所述第二p阱之间且连接到所述n阱及所述第二p阱；
栅极，其位于所述n阱上方；及
掩埋n型区，其与所述n阱部分地重叠且从所述n阱朝向所述第一p阱延伸，其中
所述第一p阱与所述掩埋n型区横向间隔开。


16.根...

【专利技术属性】
技术研发人员：金圣龙，赛特拉曼·西达尔，萨米尔·彭沙尔卡尔，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US