半导体结构及其形成方法技术

本发明专利技术实施例提供一种半导体结构及其形成方法，包括：绝缘层位于基板之上；半导体层位于绝缘层之上；以及外延层位于该半导体层之上。半导体层包括：第一埋藏层，具有第一导电类型；以及第二埋藏层位于第一埋藏层之上，具有与第一导电类型相反的第二导电类型，第二埋藏层具有至少二部分彼此分隔。本发明专利技术实施例可以消除背侧偏压效应，降低整体掺质浓度。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及一种半导体结构，尤其涉及一种具有基板的半导体结构。
技术介绍
在半导体工业中，可使用绝缘层覆半导体(semiconductor-on-insulator，SOI)技术取代传统的块材硅基板。绝缘层覆半导体元件包括埋藏氧化层夹设于基层(baselayer)和硅层之间。绝缘层覆半导体结构的好处包括较低的漏电流、较高的功率效率、较低的寄生电容、以及降低的闩锁效应(latch-upeffect)。然而，当在处置晶片(handlingwafer)施加背侧偏压(backsidebias)时，绝缘层覆半导体元件可能遭受背侧偏压效应(backsidebiaseffect)，崩溃电压可能下降。为降低其影响，设计人员增加了额外的电路，而这可能增加复杂度并限制应用的范围。因此，虽然现有的绝缘层覆半导体元件大致符合需求，但并非各方面皆令人满意，特别是绝缘层覆半导体元件的背侧偏压效应仍需进一步改善。
技术实现思路
根据一实施例，本专利技术提供一种半导体结构，可以消除背侧偏压效应，降低整体掺质浓度，包括：绝缘层，位于基板之上；半导体层，位于绝缘层之上，以及外延层，位于半导体层之上。半导体层包括：第一埋藏层，具有第一导电类型；以及第二埋藏层，位于第一埋藏层之上，具有与第一导电类型相反的第二导电类型，其中第二埋藏层具有至少二部分彼此分隔。根据其他的实施例，本专利技术提供一种半导体结构的形成方法，可以消除背侧偏压效应，降低整体掺质浓度，包括：形成绝缘层于基板上；形成半导体层于绝缘层上；形成第一埋藏层于半导体层中，其中第一埋藏层具有第一导电类型；形成第二埋藏层于半导体层中且于第一埋藏层之上，其中第二埋藏层具有与第一导电类型相反的第二导电类型，且第二埋藏层具有至少二部分彼此分隔；以及形成外延层于半导体层之上。在本专利技术实施例中，分隔的埋藏层位于基板之中。当施加背侧偏压于背侧时，埋藏层可帮助消除背侧偏压效应。利用分隔的埋藏层，可降低整体掺质浓度，当消除背侧偏压效应时，可维持崩溃电压。为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举数个实施例，并配合所附图式，作详细说明如下。附图说明以下将配合所附图式详述本专利技术实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本专利技术实施例的特征。图1至图8是根据一些实施例绘示出形成半导体结构不同阶段的剖面示意图；图9是根据另一些实施例所绘示的半导体结构的剖面示意图；图10是根据又一些实施例所绘示的半导体结构的剖面示意图。附图符号：100～半导体结构；102～基板；104～绝缘层；106～半导体层；107～绝缘层覆半导体基板；108～第一埋藏层；110、110a、110b、110c～第二埋藏层；112～外延层；114～隔离部件；116～本体区；118～飘移区；120～栅极结构；122～源极区；124～漏极区；126～块体区；128～层间介电层；130、130a、130b、130c～接触插塞；132～源极电极；134～漏极电极；200～半导体结构；208、208a、208b～第一埋藏层；300～半导体结构。具体实施方式以下公开许多不同的实施方法或是例子来实行本专利技术实施例的不同特征，以下描述具体的元件及其排列的实施例以阐述本专利技术实施例。当然这些实施例仅用以例示，且不该以此限定本专利技术实施例的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本专利技术实施例，不代表所讨论的不同实施例及/或结构之间有特定的关系。此外，其中可能用到与空间相对用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相对用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。虽然所述的一些实施例中的步骤以特定顺序进行，这些步骤亦可以其他合逻辑的顺序进行。在不同实施例中，可替换或省略一些所述的步骤，亦可于本专利技术实施例所述的步骤之前、之中、及/或之后进行一些其他操作。本专利技术实施例中的半导体结构可加入其他的特征。在不同实施例中，可替换或省略一些特征。本专利技术实施例提供一种具有两层埋藏层的半导体结构。至少其中一埋藏层具有彼此分隔的至少两部分。埋藏层可有助于降低背侧偏压效应。利用分隔的埋藏层，可降低整体的埋藏层掺质浓度，且因此可改善崩溃电压。图1至图8是根据本专利技术一些实施例绘示出形成半导体结构100不同阶段的剖面示意图。如图8所绘示，半导体结构100包括形成于绝缘层覆半导体基板107上的元件，例如横向扩散金属氧化物半导体(lateraldiffusedmetaloxidesemiconductor，LDMOS)元件。绝缘层覆半导体基板107包括基板102、绝缘层104、及半导体层106。第一埋藏层108及第二埋藏层110位于半导体层106中。第一埋藏层108形成于靠近半导体层106的底表面，且第二埋藏层110形成于靠近半导体层106的顶表面。第二埋藏层110包括至少两部分110a及110b，以半导体层106彼此分隔。绝缘层覆半导体基板107中的绝缘层104可隔离基板102与于其上形成的元件。第一埋藏层108及第二埋藏层110可遮蔽施加于基板102上的偏压所造成的电场。如图8所绘示，例如为横向扩散金属氧化物半导体元件的元件形成于绝缘层覆半导体基板107上。横向扩散金属氧化物半导体元件包括形成于绝缘层覆半导体基板107上的外延层112、形成于外延层112中的本体区116、形成于外延层112中邻近于本体区116的飘移区118、形成于飘移区118中的漏极区124、形成于本体区116中的源极区122、形成于飘移区118上介于源极区122和漏极区124之间的隔离部件114、及形成于外延层112上并部分覆盖本体区116及飘移区118的栅极结构120。以下叙述图8中半导体结构100的制造方法。本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：/n一绝缘层，位于一基板之上；/n一半导体层，位于该绝缘层之上，包括：/n一第一埋藏层，具有一第一导电类型；以及/n一第二埋藏层，位于该第一埋藏层之上，具有与该第一导电类型相反的一第二导电类型；/n其中该第二埋藏层具有至少二部分彼此分隔；以及/n一外延层，位于该半导体层之上。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
一绝缘层，位于一基板之上；
一半导体层，位于该绝缘层之上，包括：
一第一埋藏层，具有一第一导电类型；以及
一第二埋藏层，位于该第一埋藏层之上，具有与该第一导电类型相反的一第二导电类型；
其中该第二埋藏层具有至少二部分彼此分隔；以及
一外延层，位于该半导体层之上。


2.如权利要求1所述的半导体结构，更包括：
一本体区，位于该外延层中，具有该第二导电类型；
一飘移区，位于该外延层中，邻近于该本体区，具有该第一导电类型；
一漏极区，位于该飘移区中，具有该第一导电类型；
一源极区，位于该本体区中，具有该第一导电类型；
一隔离部件，位于该飘移区上，介于该源极区及该漏极区之间；以及
一栅极结构，位于该外延层上，且部分覆盖该本体区及该飘移区。


3.如权利要求2所述的半导体结构，其特征在于，该第二埋藏层具有至少两部分在该栅极结构之下彼此分隔。


4.如权利要求2所述的半导体结构，其特征在于，更包括：
一块体区，位于该本体区中，且邻近于该源极区，具有该第二导电类型。


5.如权利要求1所述的半导体结构，其特征在于，该第二埋藏层具有至少三部分彼此分隔。


6.如权利要求1所述的半导体结构，其特征在于，该第一埋藏层具有至少两部分彼此分隔。


7.如权利要求6所述的半导体结构，其特征在于，该第一埋藏层及该第二埋藏层彼此垂直对齐。


8.如权利要求1所述的半导体结构，其特征在于，该半导体层的厚度介于1μm至15μm，及该绝缘层的厚度介于0.3μm至5μm。


9.如权利要求1所述的半导体结构，其特征在于，该外延层的厚度介于2μm至15μm。


10.一种半导体结构的形成方法，其特征在于，包括：
形成一绝缘层于一基板上；
形成一半导体层于...

【专利技术属性】
技术研发人员：恩凯特·库马，李家豪，张睿钧，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：中国台湾;71